EDA交通灯设计文档

华中科技大学文华学院毕业设计（论文）华中科技大学文华学院毕业设计（论文）PAGEPAGE10第一章选题背景交通灯的历史目前，对于交通灯控制系统的设计软件也种类繁多，有基于EDADSPARM控制器PLCEDAEDAEDACAD阶段三个发展阶段。在今天，EDA是设计系统，没有EDAEDA系统的“积木块”是各种标准芯片。EDAPLD部逻辑和管脚，将原来由电路版设计完成的工作大部分放在芯片的设计中进行交通灯系统国内外现状及研究情况在国外，英国，澳大利亚，日本和美国等国家均在交通控制系统上日益完善。如以澳大利亚悉尼为背景开发的交通自适应协调系统SCATS(SydneyCoordinatedAdaptiveTrafficSystem（TRRLSCOO（SplitCycleOffsetOptimizationTechnique)系统，日本的京三（Kyosan）系统等。这些系统，[1]。HT-UTCSSCOOTN[2]。但在现实应用中，这种固定周期的交通信号灯的周期只在控制器采用三变量输入，输出不再是时间变量，而是车辆通行的权限]所以，经过仔细研究国内外交通灯发展史，本设计决定采用EDA技术，应用目前广泛应用的VerilogHDLCPLDEDAVerilog语言进行编译完成此设计。1（包括计算控所示、执行机构、被控对象以及数模和模数转换器组成。本系统以单向上有三个车道的道路为实验模型，共使用了24个传感器设计的交通灯模糊控制系统比传统的交通灯控制系统平均节约7.8秒的等待时间。而本人所要设计的交通灯控制器仅仅需要红绿两种颜色,控制两个干道的车辆,并5VerilogHDLMAX+PLUS2EDAEDAEDA技术(ElectronicDesignAutomation，电子设计自动化的缩写)，是在电子CADEDA量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。EDA在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设CAD、计算机辅助工程CAE、计算机（CAPP（CAM（PDM及企业资源管理（ERP）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控ASICPLD第二章方案论证设计任务要求2-1规律亮、灭以及闪烁，且在亮灯期间进行倒计时，并将倒计时数用数码管显示出来。绿灯亮时，为该车道允许通行信号，红灯亮时，为该车道禁止通行信号。要求9930555可以对主干道，支干道上红、绿灯的运行时间进行重新设置。主主干道S传感器支干道S图2-1交通灯十字交叉路口设计难点本课题的设计难点在于计数器的计数值与交通灯的亮灭关系，如图2-2。关键是设计一个计数范围为0~129（130s）的计数器和一个根据计数值作出规定反映的控制器。如图2-2所示，不妨设支干道的绿灯先亮。在一个周期内，当支干道的的绿灯持续25s30s94s99s的各个时间段的时间长短也会发生改变。002530129绿灯亮红灯亮支干道主干道红灯亮红灯亮绿灯亮1241290 30图2-2计数器的计数值与交通灯的亮灭关系硬件系统分析器件两组红绿灯，即两个红色的发光二极管，两个绿色的发光二极管。chief_green，chief_red，用于配合十字路口主干道的交通指挥控制；sub_green，sub_red，用于配合十字路口支干道的交通指挥控制。三组七段LED1，2，3，4，用于显7，8，用于交通信号灯的二位十进制倒计时数的显示。k5,k4,k3,k2K5K2k1k5,k4,k3,k2系统框图2-3系统框图各端口功能说明enableenablek1enablek1图2-3系统框图chief_h_button，chief_l_button，sub_h_button，sub_l_button，置数作k5，k4，k3，k2chief_h,chief_l,sub_h,sub_l,k5，k4，k3，k24，3，2，1clk，外部时钟源。flash,控制绿灯的闪烁。select，用于计数干道的选择。chief_green,chief_red,sub_green,sub_red红灯，支干道绿灯，支干道红灯的亮灭。（8）counter_play,倒计时。从主干道的99开始，99，98,97„„2，1，0，30，29,28„„3,2,1,0,99,98„„一直周而复始的循环。软件系统分析VerilogHDL语言进行设计HDL(HardwareDescriptionLanguageHDL最流行和通用的只有VerilogHDL和VHDLVerilogHDL起源于1983年的GDA(GatewayDesignAutomation)。VerilogHDL是在应用最为广泛的C语言基础上发展起来的一种硬件描述语言，它GDAPhilMoorby19831985MoorbyVerilog-XLverilogHDL1989CADENCEGDAVerilogHDL1990CADENCEVerilogHDLOVI(0penVerilogInternational)组织以促进VerilogHDL1995年VerilogHDL成为IEEE标准，即IEEEStandard1364—1995。VerilogHDLCVerilogVHDLVHDLVerilogHDL语言进行编程设计。MAX+plusⅡ平台的设计又由于本课题是基于MAX+plusⅡ平台设计的，所以介绍下MAX+plusⅡ集成开发环境。MAXplusAltera的各种CPLD系列方便地进行设计输入、快速处理和器件编程。MAX+plusⅡ开发系统具有强MAXplus杂结构，只需运用自己熟悉的输入工具进行设计，如原理图输入方法，文本输入方法（AHDL，VerilogHDL，VHDL等）和波形输入方法。而且MAX+plusⅡ的设计结果还能够生成编程下载文件，对设计文件进行逻辑综合和器件适配等。那么，MAX+plusⅡ设计流程是这样的:设计输入。MAXplusEDAMAXplus设计输入正确,同时将对输入文件进行逻辑简化、优化,最后生成一个编程文件。这是设计的核心环节。MAXplus其目的是检验电路的逻辑功能是否正确,同时测试目标器件在最差情况下的时延。这一查错过程对于检验组合逻辑电路的竞争冒险和时序逻辑电路的时序、时延等至关重要。器件编程。当电路设计、校验之后,MAX+plusProgrammerCPLD器件中,即实现目标器件的物理编程。综上，MAX+plus2的软件设计流程应包含以下几个部分，每部分的关系如图2-4所示。设计要求设计要求设计输入设计编译修改设计功能校验时序校验器件编辑板级校验系统产品图2-4MAX+plus2的设计流程图第三章过程论述由于是同组两人做一个课题，所以需要将交通灯控制系统划分为两大部分，若干个VerilogHDL再将各个模块所定义的输入/输出端口的引脚进行连线，形成一个总的层次图，然后再进行总体程序上的波形仿真。这样做，既可以增加程序的调试速度，提高编程速度。4定时控制模块和顶层模块。定时器模块：EnableEnablechief_h_temp,chief_l_temp,sub_h_temp,sub_l_temp。初始状态，计数选择1。顶层模块其作用：将置数模块，显示模块，定时控制模块所生成模块图连接起来，添上输出输入端口，重新编译仿真。模块设计理念置数模块enable信号控制外部按键，控制定时器的启动（2-3）chief_h_button，chief_l_button，sub_h_button，sub_l_buttonalwaysalwaysbeginend在概念上顺序执行，实质上是并行的，因如果全部都是非阻塞的赋值的话，才相当于并行的。而此程序设计刚好要求，主干道计时的高位置数，主干道计时的低位置数，支干道计时的高位置数，支干道计时的低位置数并行进行，所以选用always语句很合适。以主干道的高位为例，当chief_h_button产生一个高电平，即k5键按下，对应的1，当k51，90chief_hAlways所以，四个输入信号：chief_h_button,chief_l_button,sub_h_button，sub_l_button四个输出信号：chief_h,chief_l,sub_h,sub_l。显示模块显示。由于交通信号灯的倒计时数值可能是一位或者两位的十进制数，所以需要在七段9999，3030。select、flash00，01，10，11，chief_green，chief_red,sub_green,sub_red1示亮，03-1所示。其方法就是用卡诺图算出chief_green,chief_red,sub_green,sub_red关于select,flash的数学表达式。闪烁的效果用flsh&clk实现。输入信号输入信号输出信号selectflashChief_greenChief_redSub_greenSub_red00100101闪烁0011001101101闪烁0表3-1I.Chief_green=~select&~flash+~select&(flash&clk)=~select&(~flash+flash&clk)=~select&(~(flash&clk))II.Chief_red=selectIII.Sub_green=select&(~(flash&clk))IV．Sub_red=~select所以，五个输出信号：chief_green,chief_red,sub_green,sub_red，counter_play程序代码置数模块程序代码Moduleset(chief_h_button,chief_l_button,sub_h_button,sub_l_button,chief_h,chief_l,sub_h,sub_l)inputchief_l_button;inputchief_h_button;inputsub_l_button;inputsub_h_button;output[3:0]chief_h,chief_l,sub_h,sub_l;reg[3:0]chief_h,chief_l,sub_h,sub_l;always@(posedgechief_l_button)beginif(chief_l==9)chief_l<=0;elsechief_l<=chief_l+1;endalways@(posedgechief_h_button)beginif(chief_h==9)chief_h<=0;elsechief_h<=chief_h+1;endalways@(posedgesub_l_button)beginif(sub_l==9)sub_l<=0;elsesub_l<=sub_l+1;endalways@(posedgesub_h_button)beginif(sub_h==9)sub_h<=0;elsesub_h<=sub_h+1;endendmodule显示模块程序代码Moduleview(clk,flash,select,chief_green,chief_red,sub_green,sub_red,counter_play,chief_htemp,chief_ltemp,sub_htemp,sub_ltemp);inputclk;inputflash;inputselect;input[3:0]chief_htemp,chief_ltemp,sub_htemp,sub_ltemp;outputchief_green,chief_red,sub_green,sub_red;output[7:0]counter_play;assigncounter_play=(~select)?{chief_htemp,chief_ltemp}:{sub_htemp,sub_ltemp};assignchief_green=~select&(~(flash&clk));assignchief_red=select;assignsub_green=select&(~(flash&clk));assignsub_red=~select;endmodule模块图置数模块图Input：chief_h_button,chief_l_button,sub_h_button，sub_l_buttonoutput：chief_h,chief_l,sub_h,sub_l图3-1置数模块图注：模块图中，细实线表示单线连接，粗实线表示总线连接。chief_h_button,chief_l_button,sub_h_button，sub_l_button0chief_h，chief_l，sub_h，sub_l显示模块图Input:clk,flash,select,chief_htemp，chief_ltemp，sub_htemp，sub_ltempoutput：chief_green,chief_red,sub_green,sub_red，counter_play图3-2显示模块图注：clk,flash,select是一位二进制数；chief_htemp，chief_ltemp，sub_htemp，sub_ltemp，是四位二进制数；counter_play是八位二进制数。第四章时序仿真结果分析置数模块仿真结果分析图4-1置数模块单模块仿真结果chief_h_button1,chief_l_button3个高电平，sub_h_button1sub_l_button1chief_h1,chief_l3,sub_h1,sub_l14-1，chief_l_button33。从置数位数字改变的快慢，我们可以判断chief_h_button，chief_l_button，sub_h_button，sub_l_buttonSub_l01，所以置数先后sub_l_button，sub_h_button，chief_l_button，chief_h_button。显示模块仿真结果分析clk1,flash1,select1ppsub_htemp，sub_ltemp0F。如图4-2。又由卡诺图所得出的公式，得chief_green=~select&(~(flash&clk))=0*(~(flash&clk))=0;chief_red=select=1;sub_green=select&(~(flash&clk))1*0=0;sub_red=~select=0，前期计算值与仿真值完全相同。图4-2显示模块单模块仿真结果再者，counter_play=(~select)?{chief_htemp,chief_ltemp}:{sub_htemp,sub_ltemp};代入时间轴上chief_htemp，chief_ltemp，sub_htemp，sub_ltemp的值，算出来，进行比较也与仿真结果相同。系统置数仿真结果分析99s，30s99s，30s，所以1；连续2，chief_h_button9，即连续按下k599993，3sub_l_button0k5,k4,k3,k2k1能端enablecounter_play:99,98,97„„03,02,01,00，30，29„„03，02，01，00，99,98,97不停的循环计数。（1）图4-3主干道99s开始计数4-3chief_h_buttonchief_hk5chief_h_button的波形产生一个高电平，当下降沿到来时，chief_h1，当第二个下降沿到来时，chief_h2，9，chief_h9。其他信号同理。但是，chief_h_buttonchief_l_buttonk5,k4enable产生一个高电平，clkcounter_play注：clkMultipliedBy2，clockperiodSize4129s，FileEndTime为10us。第三条黑线表示主干道的第一次通行倒计时开始。enablechief_h_button，chief_l_button，sub_h_button，sub_l_buttonsub_l94s5s，当主干道的chief_greenchief_redsub_redchief_greenchief_red图4-4支干道30s开始计数注：黑线表示主干道99s的计时通行结束，支干道的30s开始。此时，chief_greensub_green5平后呈现低电平，chief_redsub_red行，支干道禁止通行。如图4-5。注：黑线处表示循环开始，即主干道再次开始倒计时。图4-5主干道的99s循环计时系统重新置数（1）图4-6系统控制时间重置，主干道52s计时开始99s,30s,又可以对主干道，支干道上红、绿灯运行的时间进行重新置数，所以需要改变chief_h_buttonchief_l_buttonsub_h_buttonsub_l_button的值，即改变k5,k4,k3,k2所置的高电平数，使其依次传递给置数模块的chief_h,chief_l,sub_h,sub_l。不妨将chief_h_button5chief_l_buttonsub_h_button52s,31s,如下图。注：黑线表示主干道的倒计时开始。（2）图4-7系统控制时间重置，支干道31s计时开始注：黑线前表示主干道最后5s的闪烁，黑线后表示支干道的通行倒计时开始。第五章总结通过这次设计我了解到，一般交通灯控制器设计至少可以分为四个模块，置数模块，显示模块，计时控制模块，顶层模块。对于置数模块，是为了调整交通灯的控制时间，使其适用于各种不同的需求。而置数模块可以用always并行的方式，对交通灯控制时间的高低位进行设置，其间需要对设置进行参数化处理。而对于显示模块，它起着至关重要的作用，控制交通灯的亮灭，以及通行时间倒计时，提醒人们注意交通安全。其可以通过卡诺图法，算出各个参数之间的关系式，从而控制显示。在有了理论知识的前提下，我们对所编写的程序进行时序仿真，对比预期结果和仿真结果，从而验证设计的正确性，得出结论。MAX+plus2(SOC)最后，简述我在设计的过程中所遇到的一些问题。（1）VerilogHDLVerilogHDLInitial如果小写了是一种过程赋值语句，用来实现行为的建模，如果大写，只是编者定义的一个参量。再如用VerilogHDL编程，不仅要定义input,output,还要定义reg。还有verilogHDLalwaysbeginendnesedgeposedge对MAX+PLUS2chief_h[3..0]与输入//VerilogHDLSymbolupdatesymbolInput，output用MAX+PLUS2CPLD/FPGASizeClockPeriodMAX+PLUS2于根目录之下，否则无法编译。结束语大学生活即将匆匆忙忙地过去，但我却能无悔地说：“我曾经来过。”大学四年，但它给我的影响却不能用时间来衡量，这四年以来，经历过的所有事，所有人，都将是这是我人生历程的又一个起点，在这里祝福大学里跟我风雨同舟的朋友们，一路走好，未来总会是绚烂缤纷。参考文献EDAFPGA[D]，天津工业大学，2004.徐书雨，新型网络化智能多相位交通信号及的研究[D]，河北工业大学，2005.1.[3]王彬，基于时间分布的交通控制系统[D]，ft东科技大学，2004.5.1298-1301.曾繁泰、李冰、李晓林著，EDA[M]，清华大学出版社，2002.1.48-50.MAX+plus2[M][8]袁俊泉，孙敏琪，VerilogHDL数字系统设计及其应用[M]，2002，20-86.[9]杜建国，VerilogHDL[M]，国防工业出版社，2004.[10]VerilogHDL[M[11]DonaldE.Thomas,PhilipR.MoorbyVerilog[M],4[12]VerilogHDL[M]，电子工业出版社，2002.1.张佳佳，城市智能交通信号优化控制及仿真[D]，湘潭大学，2004.程民，智能交通信号控制系统的设计与研究[D]，西安建筑科技大学，2003.发[J]，交通运输工程学报，2001,1-1，72-76.会议，合肥工业大学.[J]ISSN:1002-0268,2006,23(9)，113-117黄任，VHDL[M]，北京航空航天大学出版社，2005，136-143.[19]FearghalMorgan,PatrickRocke,AppliedVHDLTrainingMethodology,EDAFrameworkHardwareImplementationPlatform,NationalUniversityofIreland,[20]AlteraMaxIIDevelopmentBoardDataSheet,V1.0,Oct2004/literature/ds/ds_maxII_develop_board.pdfFearghalMorgan,PatrickRocke,AppliedVHDLTrainingMethodology,EDAFrameworkHardwareImplementationPlatform,NationalUniversityofIreland,2005.MassakiWada,MamiMizutani,MasakiSaito.ICAN:PursuingTechnologyforNearITS.IEEE，ntelligentTransportationSystems,2004,Vo1.19，No.l:pp50-52.TanKokKhiangMarzukiKhalid,andRubiyahYusof，intelligent trafficcontrolbyfuzrylogic，MalaysianJournalofComputerScience.Nov.1995.AlteraDataBook2000.AlteraMax+PlusIIGettingStarted.致谢再到最后的完成设计和毕业论文，曾多次得到老师的悉心教导。吴老师严谨细致、一丝感谢我的好朋友们，一直鼓励我，帮助我，支持我，和我一起欢笑，和我一起哭泣，不离不弃。我们永远都是最好的朋友。感谢我的爸爸妈妈，焉得谖草，言树之背，养育之恩，无以回报，你们永远健康快乐是我最大的心愿。在论文即将完成之际，我的心情无法平静，从开始进入课题到论文的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚的谢意！附录一总程序代码Moduletrafficlamp(clk,enable,chief_h_button,chief_l_button,sub_h_button,sub_l_button,chief_h,chief_l,sub_h,sub_l,chief_green,chief_red,sub_green,sub_red,counter_play);inputclk;inputenable;inputchief_l_button;inputchief_h_button;inputsub_l_button;inputsub_h_button;outputchief_green,chief_red,sub_green,sub_red;output[7:0]counter_play;output[3:0]chief_h,chief_l,sub_h,sub_l;regflash;regselect;regstart;regInitial;reg[3:0]chief_ltemp,chief_htemp,sub_ltemp,sub_htemp;reg[3:0]chief_h,chief_l,sub_h,sub_l;always@(posedgechief_l_button)beginif(chief_l==9)chief_l<=0;elsechief_l<=chief_l+1;endalways@(posedgechief_h_button)beginif(chief_h==9)chief_h<=0;elsechief_h<=chief_h+1;endalways@(posedgesub_l_button)beginif(sub_l==9)sub_l<=0;elsesub_l<=sub_l+1;endalways@(posedgesub_h_button)beginif(sub_h==9)sub_h<=0;elsesub_h<=sub_h+1;endassigncounter_play=(~select)?{chief_htemp,chief_ltemp}:{sub_htemp,sub_ltemp};assignchief_green=~select&(~(flash&clk));assignchief_red=select;assignsub_green=select&(~(flash&clk));a