可编程逻辑器件

信息工程学院

武汉理工大学可编程逻辑器件开始结束主讲教师：吴友宇

总目录第一章可编程逻辑器件(PLD)概述第二章Altera产品概述第三章FLEX10K器件的技术规范第四章FLEX6000器件系列第五章MAX7000系列器件的技术规范

第六章

Altera器件的边界扫描

第一章可编程逻辑器件(PLD)概述可编程逻辑器件的发展历程和意义可编程逻辑与ASICFPGA/CPLDCAD技术PLD厂商及商品介绍1.可编程逻辑器件(PLD)概述可编程逻辑器件的发展历程早期的可编程逻辑器件只有可编程只读存储器、紫外线可擦除只读存储器和电可擦除存储器.其后,出现可编程逻辑器件(PLD),它能够完成各种数字逻辑功能.在PAL的基础上,又发展了通用逻辑阵列(GAL),它的设计更加灵活.20世纪80年代中期Altera和Xilinx分别推出类似于PAL结构的扩展型EPLD和与标准门阵列类似的FPGA,它们体系结构和逻辑单元灵活,集成度高以及适用范围宽.

可编程逻辑器件产生的意义它的推出给数字系统的设计带来了全新的概念，使得数字系统的设计变得更加方便、高效。随着计算机的普及和PLD器件价格的不断下降，使得普通用户开发和应用PLD器件成为现实。高密度PLD不仅可以实现系统级的电路集成，而且被看作是ASIC和ASSP的替代品

可编程逻辑与ASIC

可编程逻辑(PLD)是由用户编程实现所需逻辑功能的数字集成电路。

可编程逻辑器件包括低密度。现场可编程门阵列(FPGA)。复杂的PLD(CPLD)。ASICCAD技术ASIC是相对于通用集成电路而言的，但两者没有明显的界限，仅仅是范围大小不同。ASIC可分为数字ASIC和模拟ASIC，数字ASIC可分为全定制和半定制.全定制是一种基于晶体管级的ASIC设计方法，设计人员使用版图编辑工具，从晶体管的版图尺寸，位置和互连线开始设计，以期实现ASIC芯片面积利用率高，速度快，功耗低的最优性能。但这种设计周期长，比较适合批量大ASIC芯片设计。半定制是一种约束性设计方法。半定制又可分为门阵列ASIC和标准半定制。门阵列方式是IC厂家事先生产了大批的半成品芯片，其内部成行等间距的排列着以门为基本单元的阵列——称之为母片，只剩一层或两层金属铝连线掩膜需要根据用户电路的不同而定制。标准单元方式是由IC厂家预先设计好一批具有一定功能的单元，这些单元以库的形式放在CAD工具中，它的结构符合一定的电气和物理标准，故称之为标准单元ASIC的特点降低了产品的综合成本提高了产品的可靠性提高了产品的保密程度和竞争能力降低了电子产品的功耗提高了电子产品的工作速度大大减小了电子产品的体积和重量半定制设计由于不需要涉及布局布线专业知识和经验，也使得设计人员都能够接受这种CAD技术ASIC的发展趋势向高密度，大规模的方向发展向系统内可重构的方向发展向低电压，低功耗的方向发展向可预测延时器件的方向发展。向混合可编程技术方向发展

在电子系统中引入“软硬件”的全新概念和新一代电子系统极强的灵活性和适应性，为信号的处理和信息加工的实现提供了新的思路和方法。按照实现的途径不同，系统内重构可分为静态重构和动态重构两类。可编程ASIC的系统可重构特性近年在通信，航天，计算机硬件系统，程序控制，数字系统的测试诊断的方面获得较好的应用灵活的可编程性和时间使可编程ASIC产品能得以广泛的应用，当前的系统的系统中，数字系统有大的数据吞吐量，更多的图象处理，因而高速的系统时钟是必不可少。为了保证高速系统的稳定性，延时可预测性是十分重要的。因此，为了适应未来复杂的高速电子系统的要求，高速可预测也是一个发展趋势。电子系统的发展必须以电子器件为基础，但并不与之同步，往往系统的设计需求更快。因而随电子系统复杂度的提高，可编程ASIC器件的规模不断的扩大，从最初的几百门到现在的上百万门可编程ASIC特有的产品上市快以及硬件可重构特性为电子产品的开发带来了极大的方便，它的广泛应用使得电子系统的构成和设计方法均发生很大变化。在未来几年里这一局面将会有所改变，模拟电路及数模混合电路的可编程技术将得到发展集成技术的飞速发展，工艺水平的不断提高，节能潮流在全世界兴起，也为半导体工业提出了降低工作电压的发展方向FPGA/CPLDCAD技术FPGA(FieldprogrammablegatesArray)与CPLD(ComplexProgrammableLogicdevice)都是可编程逻辑器件。它们的规模比较大，适合于时序，组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。它们由三大部分组成一个二维的逻辑块阵列，构成了PLD的核心输入/输出块连接逻辑块的互连资源，连线资源由各种长度的连线线段组成，其中也有一些可编程的逻辑开关，它们用于逻辑块之间，逻辑块与输入/输出之间的连接。可编程逻辑器件结构示意图输入/输出单元互连资源逻辑块

XilinxFPGA内部结构示意图水平布线通道垂直布线通道输入/输出块可构造逻辑块Xilinx目前有主流产品：XC2000系列、XC3000系列和XC4000系列AlteraCPLDAlteraCPLD器件可分为EPLD和FLEX产品系列EPLD包括有Classic.FLASHlogic.MAX5000\7000\9000系列FLEX包括FLEX10K/8000/6000系列...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOC快速通道互连逻辑阵列块(LAB)Lattice公司的ispXP嵌入式系统可编程阵列在E²PROM芯片上的静态存储结构CPLD与FPGA在性能和功能上的差别布线能力。AlteraCPLD使用独特的内连线结构，与XilinxFPGA为有限的布线段相比，更适合电子系统设计自动化中的芯片设计的可编程验证。延迟可预测能力。AlteraCPLD的连续式分布结构决定了它的时序延迟是均匀的和可预测的。与XilinxFPGA分段式布线结构导致的不可预测延迟相比，更加方便了电路设计人员设计电路。适用场合。AlteraCPLD适合于完成各类算法和组合逻辑，XilinxFPGA适合于完成时序较多的逻辑电路。ASIC与FPGA/CPLD进行电路设计的一般流程设计输入前仿真设计输入与编译设计输入的优化布局布线后仿真流片PLD厂商及产品介绍目前PLD的产品主要有：Xilinx公司的XC系列Altera公司的CPLD和CPLD系列TI公司的TPC系列和Lattice公司的ispLSI系列Xilinx公司XC4000可编程逻辑块多路选择器查找表一查找表查找表一状态状态G4DG3G2G1F1F2F3F4SERQGDSERQC1C2C3C4VCCQ2Q1F时钟

XilinxXC4000系列的布线资源CLBCLBCLBCLBCLBCLBCLBCLBCLBCLB短线较短线长线...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K模块框图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块FLEX着10K谎系列逻辑刻单元的结淡构数据1Lab控制3通往局部阵列反馈端通往快速通道进位链级联链查找表(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNENADQ数据2数据3数据4Lab控制2全器件清零Lab控制4Latt察ice公太司的系统综合1.商业摧和工业的发温度范围2.回转姨的比率来毒控制一轮姿的弹跳和厅增加系统旨的速度3.模式双管理功率Latt芹ice公荡司的Isp晌lsi漏50庆00结中构第二章蒙A息lte鲜ra产抱品概述Alte放ra产品糊的特点。Alt音era棒的系列翻产品。MAX衰PL铁US米II开帖发工具忘。1.产品侄概述Alt店era尸的PL扣D在工饲业界是巨最快和唯最大的古。他们秤提供的逆密度和之速度接访近于专辨用门阵唐列，并昆避免了奥高的前拿期成本六和大的见产品投麻入，增避强了产轰品的竞克争力。白这些P惜LD也太提供了骑高度的言灵活性。Alt吃era龟公司的荡CPL弄D系列笼产品的厘独特之奋处高密度在线配置呼功能高速度连续分问布式结灶构Alte餐ra公司陷的特点Alte稀ra产品蚊与CMO昨S逻辑烦产品CMOS逻辑标准逻辑可编程逻辑ASICSASSP其他标准逻辑简单PLDFPGACPLD门阵列标准单元全定制MAXMAX9000MAX7000MAX5000CLASSICFLEXFLEX10KFLEX8000FLEX6000分离逻辑抚、ASI呢C和PL弱D的性能异指标指标速度集成度价格开发时间样品及仿真时间制造时间使用的难用程度库存风险开发工具的支持很好差较好Alte细ra公司福的PLD派的优势高性能高集成度价格合世理开发周貌期较短有利于责在线编杰程性能与工罗艺结构有肢关。Al束tera渣公司的屡器件采用赶了延时最阵短的CM热OS工艺灵制造。此抽外，器件胳的连续互嫌连结构能镜提供快速搭，一致的及信号延时岂，并通过高改进片内熟电路来进张一步提高桃系统性能Alt掠era广器件的惯集成度蹈范围可疫达30松0—2版500妹00可蚊用门，虾可以很垂容易的档集成现梳有逻辑耻，这种魄高的集轮成度能破力不仅稿能降低嗓成本，份而且能腾够提高弓系统的霉性能和赠可靠性矛。Alt衫era废公司的决工艺技老术和制宪造流程诱非常先疾进，它绍能提供布价格最傻合理，缎性能最因好的可断编程逻叉辑器件辱。Al订ter柜a的P熄LD价届格相当锤于门阵抹列的价尸格使用MA翼X+PL傻USI落I软件手开发周期储短Alt版era抖器件的络开发周腐期设计概念设计输入设计处理设计仿秃真器件编姥程系统测试少于1h5-3蚕0mi庆n2h少于2m暴inAlte裹ra器彻件的优化莫宏函数宏函数是放流行的模月块。它能实批现像微康处理器狐、数字篇信号处钻理、总臣线控制茶器和接奴口这样铅一些有挖用功能该。使设窜计不会扬限定在佣固定功袄能器件景中，其离应用的场对象是果多种多离样的。昌包括：姑DSP以、图象窑处理、罗高速网血络、总群线通讯排协议、弱微处理企器和微蚕外设。Alte机ra宏函鹅数是经过肺预先验证骡的HDL狐设计文件捎。Al域tera犁器件和开扔发工具支饺持Alt境era提重供的宏函阁数，也支隶持由AM捧PP共同震生产的的光函数。Alte态ra投器件结赔构器件系列逻辑单元结构连线结构工艺用户I/O引脚可用门FLEX10K查找表连续SRAM135~57010000~25000FLEX8000查找表连续SRAM78~2082500~16000FLEX6000查找表连续SRAM81~21816000~24000MAX9000乘积项连续EEPROM159~2166000~12000MAX7000乘积项连续EEPROM36~356600~20000MAX5000乘积项连续EPROM28~100600~3750Classic乘积项连续EPROM22~68300~900Alt盘era绍器件结此构的演辜变过程全局连线可编程观连线阵歇裂增强行可创编程连线塞阵裂快速通道蛮连接Cla末ssi孙cMAX祖5000FLEX青10符KFLEX备800拣0FLEX湿600尾0MAX驶900不0MAX评70墨002.Al药tera用的系列阁产品FLEX星10K怨系列FLEX径800巡寿0系列FLEX铲600攀0系列MAX汉90重00系梨列MAX北7000咽系列MAX搬5稠000牲系列FLE或X1病0K系阔列FLEX聪10K骆器件系列陈首次采用攀嵌入式阵妈列，是在顷工业中最背大的PL致D（25样0000党门）。该就系列包括术FLEX安10A亮，FLE男X10宴B和F匹LEX未10E混器件.每个F似LEX雁10根K器郑件都包阀含一个血嵌入式朵阵列，扬它为设已计者提势供了有妇效的嵌滋入式门况阵列和逐灵活的亏可编程债逻辑。倾嵌入式双阵列是棕由一系卵列嵌入俗式阵列堆块（E画AB）趴组成的掏，它能牧够用来共实现各旦种存储榆器和复饭杂逻辑伐功能。FLE拾X1溜0K器穷件能够旱通过外酒部配置享EPR全OM或盗集成控掠制器在含电路中染进行配抖置，该涨器件也滩提供多例电压I臭/O接葬口操作叔，它允强许器件概桥架在傲以下不绳同电压功工作的华系统中其他的筹结构特坛点提供友了为系浴统集成贱所需要乓的性能稳和效率。FLE肾X8烤000含系列FLEX籍800停0系列适妨合于需要踢大量寄存寇器和I/骆O引脚的赚应用系尊统。FLE绑X8典000宋能够通乐过外部熔配置E满PRO话M或集三成控制敬器进行冠在线配至置，并提提供了镜多电压鱼I/O供接口操耳作，允靠许器件江桥架在遗以不同汽电压工钞作的系帽统中。高性能，折可预测速慨度的互连衬方式，使胖它们象基斤于乘积项值的器件那启样容易使轮用FLE商X8换000正系列性邪能特点2084,0005046,0008,0001,008不支持4528201,188184282可用门逻辑单元数量特点触发器数量最大用户I/O引脚JTAG边缘测试EPF82822,50078支持84PLCC100TQFP336EPF8452120不支持84PLCC160PQFP160PGA100TQFPEPF8636636136支持84PLCC160PQFP192PGA208RQFP672EPF8820152支持160PQFP192PGA208RQFP225BGAEPF8118812,000208PQFP232PGA240RQFP1,296EPF8150016,0001,500208支持240RQFP280PGA304RQFP封装形式FLEX笨800爸0的优蹲越性能快速通席道互连替结构连续布铅线保证伐可预测骡的延迟连续布敢线允许陡设计重直复且避龟免费力诱的手工娘布线逻辑单元惜延迟为答2.4n围s便于虏实现快速再、高效的况逻辑设计I/O格寄存器提箭供快速的氧建立时间膜和时钟到病输出的定她时进位链闭改善计查数器和哭算术功惭能的性绝能级联链饼改善高植扇入逻疫辑函数际的性能FLE筝X6叶000仰系列FLE赢X6息000贴系列为酒大容量测设计提建供了一痒种低成舒本可编缩慧程的交搏织式门局阵列。讲该器件夹采用O少pti府FLE棉X结构悦，是由异多个逻送辑单元皆组成。草每个逻梁辑单元吓有一个肌4输入象查找表菌、一个粥寄存器凶以及作芳为进位彼链和级耽联链功耀能的专待用通道某。还包访括多个赏LE组礼成的逻玩辑阵列答块。它残由可重验构的S今RAM款单元，皆它能使蜘设计者嫁在设计亩初期直形到设计螺测试过重程中对如其设计锦过程作鸟灵活，绵迅速的牺变化。蜜它能够庙实现在让线重配布置并提洲供多电模压I/沙O接口胸操作。MAX子9000模系列MAX非9000拥系列把M具AX7恶000的年有效宏单赵元结构与潮高性能F斯LEX器泪件的可预袄测Fas降tTra卖ck互连谜结合在一裙体。能够穗适合于多冬系统功能球的集成。钞MAX迹9000符器件是利狼用PLD卸的高性能抽和ISP普的灵活性称进行门阵虑列设计的英理想选择吹。MAX别900牢0器件是毙通过工业负标准4引赶脚JTA袄G接口实御现在线编羞程。MAX距70年00系坊列MAX洞70塑00沿系列是滨工业界厚中速度林最快的六高集成头度可编偷程逻辑糕器件系忠列。深MAX同70免00绳系列包蛾括MA备X7狗000榨E、富MAX荒70暂00S序、M悼AX贺700术0A。友这些器绩件能够简提供组室合传输栗延迟快州至5.叫0ns面，16档位计数陪器的频促率为1茶78M丧Hz。芒它们的朗输入寄低存器的恨建立时龟间非常规短，能颈提供多陆个系统菜时钟且庸有可编跑程的速饲度/功兼率控制夸。MAX挡500侧0系列MAX屡5改000安系列是置Alt盼era饲的第一贿代MA叶X器件鹿，它广垫泛用于倒需要高累级组合虏的逻辑灶，而其逃成本又浆较低的肤场合。库基于E闸PRO援M的M候AX爹50给00系漫列器件种的编程盖信息不枣易丢失萄，同时农是可紫胸外光擦与除的。黑该器件陶每个宏婶单元的和价格可诸与大批冰量生产谦的AS钻IC和宵门阵列叛相近。3.M巾AX仆PLU差SI瞒I开发穴工具用CP雾LD实简现数字窃系统设危计电路总，关键糟技术是努必须有窜一个优由秀的开厉发软件什。Al练ter鹿a公司圈的开发黑软件使池MAX矛PL伪US孙II界谷面丰富压，使设蜡计灵活秩，方便午、高效芹。（1）开叠放的界面竟。MAX纠PL破US支II软医件可与赵其他工贵业标准战设计输轮入、综色合与校棒验工具脆连接。愧设计人坑员可以薪使用Alt时era尾或标准效EDA歼设计输搬入工具容来建立榆逻辑设居计，对躬器件设邀计进行矩编译，作并能使缎用Al盾ter贷a或其造EDA侦SF校软验工具泛进行仿量真。（2）服完全集瞎成化的座环境。它是一平个完全破集成化堂，易学驴易用的微可编程控逻辑设正计环境龙，设计伏输入方宽式有图俗形输入炉、文本撑输入、隐波形输久入、状漫态机输窜入。其煌编译及慨设计处君理与仿扒真、定誉时分析翠、逻辑宵综合与侵适配均灰为Wi司ndo损ws图蹄形界面嫩。（3）闹支持各柳种硬件最描述语潮言。支持各种方HDL设滚计输入选制项，包括款VHDL比、ABE映L、AH招DL、V号eril糟ogHD搞L等硬件妥描述语言叹。（4）碍丰富的衡设计库期。提供丰兵富的库猜单元供忧设计调摧用，包兰括74赠系列的诊全部器低件和多志种特殊申的逻辑归宏功能钟、新型环的参数体化兆功糖能。对镜于复杂明的大系俗统，设厦计者需秃调用宏上单元库并，并对烘其修改鸭某些参衬数，二船无须自踢己用基涝本逻辑亏单元构金成某些秀功能，辜以大大腹减轻设数计人员踩的工作殖量，缩勿短设计徒周期。FLEX孩10K穴系列器件FLEX丘10K笔器件的技拉术规范FLE纳X1导0K器狱件简介FLEX导10K迹的功能描桌述FLE薪X1从0KA投的功能拿描述FLE搂X1驰0KE添的功能排描述FLEX夸10K句的功能描鞠述第一小起节FLE荣X1白0K的傅EAB第二小吵节逻辑单驰元(L净E)第三小捉节I/O单元第四小旗节输出配置急和测试3.1拉概邮述FLEX埋10K薯是工业界必第一个嵌钞入式PL牧D，由于碰具有高密穴度，低成党本，低功歼率等特点烂，所以脱饲颖而出成瞒为当今A华lter贼aCP削LD中应撇用最好的毁器件系列征。FLEX债10K搏系列采柜用重复可摊构造的C睁MOS改SRAM矛工艺，把给连续的快晕速通道互丑连与独特阅的嵌入式惕阵列相结甘合，同时置也结合了唉众多可编译程器件的伍优点来完胞成普通门刺阵列的宏跳功能。FLEX庭10K烛的逻辑功劲能和互连打关系是由氧CMOS域SRA止M单元配冈置的。系饶统加电时剖，通过存缝储在一个三A亩串行配置妖EPRO灯M器件中蠢的数据或剥由系统控乖制器提供伸的数据对敬FLEX梳10K司器件的。FLE予X1帆0K器我件还包险括一个弦优化界表面，允羡许微处馋理器以叶串行方茧式或并双行方式饭，同步键方式或举异步方传式对F满LEX谢10订K器件坟进行配牙置。FLE译X1朴0K器减件系列沾的特点宗如下（1）它艘是工业界膜第一种嵌乞入式可编僚程逻辑器枕件，提供纽奉在单个器球件中的系题统集成。（2）肿高密度茅.（3）恩系统级傻特点.（4）羡灵活内病部连接莲.（5）增滥强功能I顶/O引脚局.（6）馋具有快染速建立创时间和夹时钟延挨时的外侄部寄存痛器（7）近多种封着装方式刑可任意较选择。（8）工森作在48查6和奔腾锐PC机型冤以及Su躁nSP锹ARst昼atio勒n,HP换900收0Se汇ries捆700魄/800叫和IBM禾RIS缎Csy拆ster袖m/60题00工作课站等平台棉上的Al筹tera役MAX长+PLU赛SII悔开发系统省支持软件盆设计和自翅动布局布使线具有实铺现宏函鼠数的嵌剃入式阵葬列具有实亭现普通服功能的仗逻辑阵研列。100瞒00—叛250蛾000狡个可用欺门。高达40午960位妄内部RA遭M，所有邪这些都在和不减少姥逻辑能力敲的情况下誉使用支持多叙电压I遵/O接筒口。在FLE翠X1蔬0KA器猎件允许输珍入引脚的健电压为5员.0V，暂在FLE崭X1铺0KB器跃件中容紧许输入鬼引脚电压敢为3.3轮V和5.圆5V低功耗FLE园X位10K缘瑞和F枯LEX国1宝0KA佳器件遵拴守全P涝CI总螺线规定鸽。内带J连TAG头边界扫码描测试嫌电路。器件采用膏先进的S未RAM工艰艺制造并谷可在2.唐5V，3降.3V，勿5.5V杀电源电压贩下工作通过外俊部EP旦ROM白，集成梯控制器叠或JT监AG接训口实现截在电路龙可重构训。时钟锁程定和时矛钟自举仿选项有泄助于减怒小时钟睬延迟/盼变形和艺对时钟轻进行倍拆频。器件内吸低变形弯时钟树掩行分布炼。所有器件偿都经过1觉00%功亮能测试快速，可绵预测连线疏延时的快惹速通道连梳续式布线塘结构。实现快右速加法亭器，计宵数器和盲比较器闲的专用公进位链钳。实现高速送，多输入末逻辑函数驼的专用进惕位链。模拟三勺态能实飞现内部饮三态总授线。多达6个花全局时钟睛信号和4屈个全局清粗除信号。每个引脚魄都有一个乎独立的三牛态输出使配能控制。每个I/享O引脚都茎有漏极开连路选择可编程输瓶出电压的脱百率控制誓可以减小纺开关噪声作。3.2功灶能描述1.嵌入栋式阵列嵌入式阵蒸列是由一里系列EA值B（嵌入湖式阵列块扣）构成的铁。当要实菜现有关存重储器功能返时，每个之EAB提幼供204锯8位来构苍造RAM么，ROM季，FIF仪O或双口抖RAM等妻功能。当乡丰EAB用输来实现乘夏法器，微吊控制器，跪状态机以裳及DSP盼等复杂逻羡辑时。每什个EAB庄可以贡献凤100到甘600个剖门。EA史B可单独幕使用也可帅以组合起秘来使用2.逻辑岸阵列逻辑阵列扇是由一系知列的逻辑跨阵列块（丛LAB）腥构成的。番每个LA苦B包含8露个LE和蹈一些连接胆线，每个晒LE含有珠一个4输只入查找表拌（LUT街）一个可温编程触发想器，进位是链和级联积链，LE子的结构能讯有效地实律现各种逻动辑。每个新LAB是缺个LAB川是个独立余的结构，足它具有一叉个独立的鲁结构，它剧具有共同外的输入，团互连与控赚制信号L弟AB的这嗓种“粗粒泽度”结构晌有利于布剩线和实现码器件的高朱性能。FLEX虎10K吵主要由嵌置入式阵列后块，逻辑妙阵列块,剑Fast税Trac逗k和I/治O单元四飘部分组成3.F埋ast跌Tra幼ckFLEX婶10断K器件内蹄部信号的揉互连和器枕件引脚之矿间的信号互勿连是由跳快速通求道连线裳提供的衔，它是苗贯通器帜件长、宽帝的快速如连线通虑道。4.I/仔O单元FLEX须10俘K器件的既I/O单存元（IO擦E）驱动担的。IO秧E位于快储速通道的揉行和列的眉末端，每社个IOE者有一个双步向I/O阅缓冲器和豪一个既可具作输入寄龟存器的触泼发器。当远IOE作亚为专用时翻钟引脚时羡，这些寄卸存器提供抗了特殊的惨功能。当没它作为输窃入时，可不提供少于谎4.2n菜s的建立究时间和0涌ns的保内持时间；波而作为输宿出时，这妈些寄存器可兄提供少于虑5.7n岩s的“时租钟到输出为”的时间。FLEX厨10K庆的EABFLEX辉10K环中嵌入式跳阵列是由元一系列用炸于实现逻鸦辑功能和缝具有存储河功能的E狮AB组成捆的.EA布B是在输饺入,输出垮口上带有搜寄存器R苏AM块,愤它可以非头常方便的佛实现一些酷规模不太愤大的FI快FO,R葱OM,R崖AM和双街端口和错非误校正电蚀路等的功怖能;除此队之外,还栽可以用于即算术逻辑庆单元,数锻字滤波器梁,微控制骂器和微处送理器.EAB蕉具有快钩速可预承测的性趋能,离并且是阅全部可乱编程的豪,这为湿设计者娃提供了晒嵌入式甲中实现团完全可续控制的犯编程功剃能,它务还具有闭全部更稿改内容桃或根据裙需要定走制的能挡力.E洒AB还施能动态册重配置眼,即允季许设计雨者改变景设计的颂一部分漏而不影芦响器件急剩余部督分的工蛙作1.EA臣B的结构每个FL参EX1甚0KE衔AB含有涂2048添bit的君RAM,功其数据最全大宽度为礼8bit舰,地址线星最大宽度肺为11b醒it.它成与可编程煌门阵列的分布式紫RAM浊不同,哗FLE沃X1坐0K匹EAB宰的设计胸能保证抚可预测峡的并且易于究使用的定罩时关系.伴EAB的青写使能信瓜号可以与翻输入时钟同步炉,也可以声异步工作笛.EAB嚼也包含用这于同步性扩设计的输入寄兆存器,势输出寄娇存器和变地址寄橡存器,风EAB易的输出仪可以是寄存器痕输出也可蹈以是组合盯输出,寄椒存器输出盟可用于流罢水线设计怒,从而秤提高系常统性能规.FLE怀X1绍0K的饶EAB什么是E踩AB?容量为边2Kb障it的葛RAM可以配赵置为存白储器或纠者逻辑色函数实现兆功哪能（Me怒gafu际ncti枕on〕实现存只储器或熄者特殊厉的逻辑虑函数比足单个的特逻辑单插元(L喂E)更熔有效LE嵌入式阵列逻辑阵列LELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELEEABEABEABEABEABFLE籍X1治0K的待EAB习模块图输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11

写使能输入时钟2.用啊EAB扑实现R练AM功懒能EAB被的字长是赴可配置的EAB的宰大小灵活翅可变通过组冈合EA裙B可繁以构成说更大的封模块不需要额透外的逻辑宿单元，不做引入延迟拴，EA愉B可配烈置为深度指达204隙8的存储卡器256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(1)将血EAB级豆联成”更顾宽”的R邻AM.地址[环7..阅0]数据[3严..0]数据[庭7..扫4]写使能输出时钟输入时钟输出[3解..0]输出[锤7..忆4]512*喘4RAM与控制括逻辑地址线抱[8.麻.0]数据线挤[3.罩.0]512驶*4R抛AM与控制袄逻辑写使能输出时眉钟输入时值钟地址线[过8..0责]数据线邮[3.堵.0]写使能输出时钟输入时夹钟输出输出(2)看将EA示B扩展释成”更涛深”的盒RAM截.时钟WE地址[何10.偷.0]数据地址1蚂1逻辑阵踢列逻辑阵列EAB204速8X1CLKWE地址[1拘0...卸0]数据EAB20柳48X得1CLKWE地址[走10.醋..0坏]数据复用选择3.用普EAB肚实现F块IFO厚功能.FIFO笋缓冲器广本泛用于通僻信,打印瞧机,微处幼理器等设除备中,这按些突发性殿的数据速迎率往往大狸于它们所欲能接受或泉处理的速请率.通常赖这些系统帽需要一个杂缓冲器对送高速数据温进行存储叔,直到较锣慢的处理受进程准备需好.数据斜进入FI乱FO缓存锤的平均速赴率必须小妇于或等于草数据输出妇速率.EAB晃构成F迷IFO读写2x时钟T数据读计数器ENAQ[]读计数才器ENAQ[]地址[须]数据[]写使能D输出[]Q输出1x时堤钟4.EAB与盾逻辑单元EAB享不只用切于存储朽功能,放由于嵌圆入式阵瞒列可以裤被看做般是一个软大的L嫁UT,谣所以对猛于实现却高扇入虫函数很演理想,杆而低复循杂性和稳随机性来可在逻歼辑单元寇LE中六实现.支FL肤EX约10K猎器件包顿括组合圣逻辑和棒寄存器续,能实片现相对猴简单的隶功能,顷随着鲜功能的岗简单化挥,所需百逻辑单互元的数关量增长床较快.圾相比之栽下,嵌蜓入式阵域列是用封简单的窄单级逻稍辑实现客函数的苦,因此忠具有更冤高的器妹件效率逢和更好姻的性能疗.许多吹复杂的图功能都固能在一葡个EA洗B中实顺现,这械样占用册的器件歪面积会崇更小,爽并且比仆逻辑单碑元的实傅现时延宴更短,乡丰速度更呀快.5.E般AB的字使用存储器功棕能用作同步失或者异步蒙RAM单端口市或者双茫端口聪FIF竭ORAM秤可用来实怖现动态硬敏件重配置逻辑功棚能配置时我，EA允B是可崭以预装滨的实现一查个大的猫查找表抓，尤其局适用于甚快速乘售法器，伸状态机鸦和算术劣逻辑单陵元等6.查找恩表LUT逻辑功能敬通过配置题在只读模蹲式下对E化AB编程蹈，可生成在一个大的允LUT用搏LUT查哥找结果比唉用算法计绸算要快的增多。（1）对阻称乘法器哄是两个具立有相同宽培度的输入双信号乘法团器。（2）丝式并行乘狐法器。（3）时日域多选乘义法器。（4）非完对称乘法抗器。（5）数概字滤波器雀。（6）动蛙态重配置笋。两个被喘乘数进栋入EA讯B的地熊址输入锤端，从数据让输出端育读取结棚果。为了提高度速度，并粱行乘法器钢用多个E绵AB并行访产生全部抓的局部结惕果。一个时淘域多选挥乘法器薪用一个绿EAB霸，在不高同的时允钟周期豪复用同售一个E狡AB产满生全部潮的局部态结果。惕EAB扇地址输毫入端的复多路选波择器控伙制每一卡个局部佳结果的垒相位，盈把结果牵乘以1陪6的n眨次方得折到每个炕相应的钳有效位收。一个沸累加器喇把局部敢的结果楼相加产培生最终垄的结果喷。非对称乘宫法器可以狠实现两个须不等宽的辰数据相乘佛。嵌入式阵性列能够有词效地实现绝定点乘法稠器，定点脾乘法器常聪用于数据扎路径的应呀用，这些昨都需要一饼个常数来够乘或调整原一系列数锐据把固定诞的系数结如果存放在宴LUT中写产生高性挽能的调整视功能。由敏于系数只随存放在L抱UT中值扶的影响，祸那么它就言可以在操证作的任何痛阶段被重迟写。在任何洽时候都起可以重翅写EA却B的内膝容，而搜不重新旧配置整培个器件讨。因此国EAB洪的逻辑话功能在脊器件的俗其他部切分工作首时改变诱。要实星现动态敲配置，屿外部数垫据必须月把新的五配置数挖据写入域EAB将。数据达可以从族ROM此、RA责M、或袭CPU恰端口读塌入。EAB治可以用来粘实现乘法末器VS非流水线结构,使用35个LE,速度为34MHz流水线结构速度为100MHz,EAB8890MHz用EAB实现的流水线乘法器操作速度可达90MHz!实例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELE二逻辑巩单元(L奔E)逻辑单妖元(L鸡E)是踪蝶FLE使X拆10K朴结构吸中的最层小单元紧,它很舒紧凑,旨能有效收地实现京逻辑功柴能.每支个LE陷含有一叹个4输鱼入的L务UT,怖一个带缸有同步轧使能的科可编程势触发器浴,一个吵进位链胃和一个晨级联链秧.每个侮LE都黑能驱动什局域互诞连和快端速通道厦互连。LE有冒两个驱帝动互连比输出，挡一个是虹驱动局慌部的互泡连输出特，另一么个是驱黑动行或垄列的快哑速通道夹的互连芬输出，挽这两个刻输出可瞒以单独蝴控制。逻辑单元鞠的结构图FLEX违系列的俱进位链DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT快速加法衣器,比蜘较器和计夫数器进位链毫基准参车数使用F材LEX零系列的巩进位链侮提高速隆度(光以-2字速度等拆级为参逃考)8位加定法器速失度可达拐17原2M港Hz16位加低法器速度老可达108分MHz24位全加法器驳速度可唇达77唉MH烤zFLEX杀系列的更级联链“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2ns性能优越捞,适合恋扇入大的灿逻辑功能级联链匆基准参昌数使用F锈LEX晕系列的唤级联链营实现扇耐入很多秧的逻辑男函数.相邻的免的LU趴T用来前并行地薪计算函章数的各宾个部分挽，级联累链把中间结果瓶串联起来腔。级连链斯可以使用佩逻辑“与组”或者逻制辑“或”来连接屯相邻L币E的输恐出。每增加一僻个LE，歉函数的有蚁效输入增忽加4个，劝其延迟大娃约会增加败0.7n咐sn个LE胖实现4n绣个变量函蔽数，LE众的延时接扩近1.9谜ns，级僚连链的延卷时约0.鼓7ns。逻辑单葛元的工彩作模式1.正常语模式正常模足式适合屈于一般锻的逻辑扬应用和摄各种译订码功能觉，它可砌以发挥猪级连模樱式的优想势四输入查找表PRNDENACLR擦NDATA蛛1DATA眉2DAT卸A3DATA闲4进位输筐入级连输盾入LE输戒出到快先速通道扬连接LE输出勇到局部连网接级连输持出2.运算模嗽式。运算模御式提供吵两个3博输入L科UT，打它们适安合于完增成加法客器、累阻加器和朗比较功鸭能。PRNDENACLRN级连输出三输入查找表三输入查找表级连模式进位模傻式DAT忽A1DATA菊2进位输雾出LE输暴出3.加/帐减计数模持式。加/减计为数模式提疯供计数器桨使能、时攀钟使能、繁同步加/界减控制和杠数据加载洗选择。PRNDENACLR影N级连输出三输入查找表三输入查找表级连模式进位模旱式DATA冶1DAT蚂A2进位输膏出DATA器3DAT使A401LE输出4.可清脆除的计数活模式。可清除课的计数省器模式脑类似于捏加/减扫计数器尊方式，珍但它支蛛持同步夜清除而侦不是加遮/减控凡制。PRNDENACLR傍N级连输出三输入查找表三输入查找表进位模俭式DAT忌A1DAT汤A2进位输演出DATA求3DAT背A401LE输出三I/O单元（1I/朴O单元包含延一个双向I/O缓冲器和茂一个寄存撤器，它既吊可以用在醋需要快速佣建立时间竹的外部数委据的输入秒寄存器上永，也可以骆作为要求看快速的“兴时钟—输育出”性能泻的数据输捕出寄存器俭。每个IOE中输出缓卧冲器输出张信号的电宵压摆率可章调，可通辱过配置达获到低噪声卷或高速度朝的要求。每个IOE的时钟乎、清除棋、时钟火使能和买输出使碗能均由抓被称为掌周边控扑制总线员的I/O控制信尖号网络绩提供（2）I/O单元的方体块图通往行或者列来自行或者列来自逻辑单元（LE）转换速度控制CLR[1..0]ENA[5..0]CLK[3..0]OE[7..0]128462周围控制总线[11..0]通往逻辑单元（LE）2专用时钟漏极开路控制全器件清零信号全器件输出关闭信号CLRNENADQ（3）周边庆控制总音线使用扣的高速祝驱动的叛能使通破过器件微的偏移糊最小它提供扛了多达12个周边筛控制信谜号，其斩分配如谁下：8个输出使留能信号、6个时钟使轻能信号、2个时钟渐信号以暮及2个清除信除号。所需的酷信号多甘于6个时钟使柔能或8个输出咽使能信阀号，则租可由一纤个特定炉的LE驱动时钟输使能和输挪出使能信尺号来实现房诚对器件中虫每个IOE的控制塘。周边控制员总线上的乖信号能够测驱动4个全局容信号（4）行到I/O单元的慢连接当IOE作为一个充输入信号姨时，它可登以驱动两样个独立的恐行通道，娃当IOE作为输出引信号时，车其输出信辣号由一个厉对行通道券进行选择报的n选1多路选择俯器驱动。瞎多路选择神器的n随器件中返的列数变也化。由8个IOE分别与行梢通道相连链，每个IOE最多驱动2个行通臂道。IOE1IOE1每个IO墓E由一个误m选1多鞋路选择驱鹅动器每个IO鱼E最多驱怒动2个行军通道行快速肌通道连程接（5）列到I/O单元的连脊接当IOE作为一释个输入帐时，它材最多驱席动两个缠独立列索通道；昆当IOE作为输此出时，回信号由滔多路选幸择器驱影动，该乘选择器河的选择凝信号来仪自列通泪道。两肌个IOE分别连社接到列倡通道的杆两边。膜每个IOE能够由列秃通道通过朋一个16选1多路选致择器来圾驱动。IOE手1IOE名1每个I心OE由常一个1罗6选1番多路选惕择驱动丢器每个I蚊OE最情多驱动滤2个行自通道列快速闲通道连夹接四输歇出配置1.摆版率控制慢摆率畏减小系谷统噪声鸣，附加鸡了大约迟2.9觉ns的秩延迟。快摆率珍用在系挑统速度逆要求高裁的输出演，可适堤当降地桌噪声的平影响。设计人妙员可以浇在输入吩过程中在指定引似脚之间的紫摆率。在引脚垒之间设子定默认霜摆率还可将每咽个引脚设净定为漏极渔开路状态2.漏极慌开路选择每个I/吉O引脚都铺提供了可剪供选择的秋漏极开路通输出，这龟种漏极开误路输出：能够提供路系统级的似控制信号能够驱企动5.逮0V诉COM甲S输入社引脚，扶该漏极骗开路输困出有一而个到5笋.0V园电源的益上拉电欣阻。开当路有效笔时驱动闯低电平厌，无效抵时可由楚电阻拉严到5.坦0V3.多电精压I/O添接口FLEX更10K蚀支持多电晓压I/O哭接口，允辈许FLE剑X10颂K、F票LEX队10KA起和FLE窑X10贿K接到以配不同电源壤电压工作址的系统中斧。这些器脏件有一组众供内部电停路工作的钓电源和供撞输入缓冲匀器工作的罢电源引脚责VCCIN耀T一组I/结O输出驱孕动器的电烤源引脚VCCI邻O。VCCI货NT必须始宋终接到筒5.0迟V电源在5.0陆VVC形CINT金电平下娃，输入电犹压是TT恳L电平，妥并同3.淹3V和5戒.0V输夫入兼容当VCC乔IO引脚扯接3.3呈V或5.启0V电源携时，输出书电平与5华.0V系己统兼容；眨而当VC南CIO引偷脚接3.枣3V电源具时，输出博电平与3握.3V和木5.0V佩系统兼容露。VCCI狐O电平低精于4.7撇5V工作塑时，将会徒在tOD崭参数上增裕加一个额伸定的短延贷时。一般性测悄试每个砌FLE闪X1航0K器债件都经跑过了功邪能测试死，并保占证合格牢。移每个可祖配置的削SRA答M位均夜可测试葱，并且堵所有逻框辑功能霉保证1挎00%悼地可配磨置。在胶制造过尺程的各猴个阶段传，采用带了多种险测试数释据对器奏件进行施配置。VccC1器件上升截和下降时横间〈3n体s250器件输出到测试步系统定时模型连续式高妥性能的F模astT虏rack鉴互连资源听确保可预屋测性能和跪准确的仿悲真分析。包定时模型达给出了电亦路中对应湿的各种路旺径和各单斑元的延时秀，能够估些算出信号涂源经过互谊连线到指沃令位置的贩性能。专用时钟岭输入内部连接I/O糖单元逻辑单元嵌入式阵列块3.3液FLE凯X10全KA的远特点高达2油5万门墨的密度基于具陕有革命析意义的申FLE终X1剪0K嵌边入式阵命列结构3.3啄V供电遗电压,难0.纯35微民米的四乐层金属兴工艺(计数怨器时钟沃频率)索高达1窑04M膨Hz的盟性能低功耗接受5.劲0V输入梁(与T凝TL和C敌MOS电贵平兼容的筹3.3V宰输出接口理)与FLE预X10明K系列兼适容-1速魄度等级途的器件躬已经面辟市!密度领先存储器容量(单位:Bit)典型可用门EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250A基于首0.3葵5微米届的工艺0.35腿微米的四壁层金属的SRA惜M工抵艺EPF10K50

0.5微米,

三层金属工艺EPF10K50A

0.35微米,

四层金属工艺芯片面极积更小谅，成本样更低功耗方拿面的改劲进功耗

(W)EPF10K50EPF10K1003.3VFLEX10KA5.0VFLEX10K3.3V的供电电压进一步减少功耗

P=VI

这里,

P 表示功率

V 表示电压

I 表示电流

灵活的操榆作电压工作在3陆.3V上接受所有裁系列成员敢的5.0星V输入使用5.文0V器件罚时不必重婚新设计系膏统GND3.3V3.3V或者

5.0V输入GND3.3VFLEX10KA器件Logic3.3V器件3.3V输出可以驱动3.3V或者5.0V器件5.0V器件FLEX表10K木A系列:询门阵列矛的换代产然品密度领典先最高可达煮25万门工艺领不先0.35昏微米,雾四层金属性能领则先3.3啊V供电租，接受户5.0蠢V输入104M亦Hz的系栋统速度封装领先BGAQFP价格低廉FLE匪X1州0K乓系列的岭“Me拐tal练Fr是ien炼dly验”结妇构无晶体管互连使多层金属工艺达到最优应用金属互连结构Embedded

ArrayBlock

(EAB)IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEEmbedded

ArrayBlock

(EAB)I/O单元

(IOE)逻辑阵列块局部互连列快速通道互连IOEIOEIOEIOEIOEIOE逻辑阵列逻辑单元行快速通道互连嵌入式阵列具有竞争哑力的有限犬扩散结构CLB1CLB2CLB3CLB4CLB8CLB5CLB6CLB7CLB12CLB9CLB10CLB11CLB13CLB14CLB15CLB16PSMPSMPSMPSMPSMPSMPSMPSMPSM充满晶体管的互连结构使管芯面积“爆炸”可编程交换矩阵晶体管金属InterconnectPointFPGAAlt语era宝器件的梯冗余特畜性产量大漆幅度增界加使得10天万门器件颂的价格可牙以被用户积接受已经证实遍的存储器斑件制造技提术Alt豆era蔑的专利念技术在兄PLD厘制造中裂的应用6项美国覆专利,专续利号:捉4,8牛99,0先67、绞5,29鸭4,97饱5、5,发369,劳314、外5,43懒4,51睁4、5,色485,谣102、举5,49惊8,97裤5EPF10K100(1996)EP300(1984)器件结构裕是关键Alte诉ra的连片续式快速榴通道互连黑Fas参tTra奴ck™在管芯尺箭寸增加不务大的情况指下提供冗谅余采用分段继式互连结意构的器件圾无法得到讲冗余带来终的好处连续式互连(CPLD)分段式互连(FPGA)冗余使管盆芯完美冗余列被关闭嵌入式阵列块

(EAB)IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE嵌入式阵列块

(EAB)I/O单元(IOE)IOEIOEIOEIOEIOEIOE行快速通道互连逻辑阵列块列快速通道互连产量增加流促使成本俭降低产量增加百分比典型逻辑门数3.4野F怜LEX大10坏KE系薯列器件污简介FLE芬X1尸0KE栏器件的算核心的坚工作电钥压为2滥.5V搏,它是笑嵌入式欺可编程梅逻辑器悉件FL桐EX延10K适的改改进型降。可满猪足多功敏能、低久成本、据高性能建的系统凤设计要虽求.1.改进的特班性FLE抖X1忘0KE器件具有颠的新特性美如下l双倍RAM的嵌入税式阵列包块l150魄MHz僻FIF谦O性能的双哲口RAMl引脚可选踢择I/O箝位二极挖管l1.0m茄mBGA封装l低功毫2.高语性能的巡寿双端口悟RAM独立的读牺/写端口同步或者淘异步访问6.5n坡s访问时搭间每个E丑AB的朴容量为溪4Kb旨its满足系验统对陕RAM卧日益增衡长的需睁求EAB除的字零长可以询扩张1食6倍以偷满足系粮统对最续大字长址的要求单端口师或者双晒端口EABWR_ADDWR_DATAWEWR_CLKRD_ADDRD_DATARERD_CLK3.FL种EX1训0K系慨列结构的感优越之处管芯尺寸逻辑单元数量57612,1604,992FLEX10K0.5µFLEX10KA0.35µFLEX10KE0.25µ1,728XC4000XL0.35µ3926,272最早的第一代管芯尺搬寸比较AlteraEPF10K100A相对管芯尺寸：1.00.35µ工艺4,992个逻辑单元(LE)12个EABXilinxXC4062XL相对管芯尺寸：1.910.35µ工艺相当于4,608个逻辑单元(LE)*没有EABAlteraEPF10K100E相对管芯尺寸：0.60.25µ工艺4,992个逻辑单元(LE)12个EAB*1个CLB相当于2两个LE4.先进的排工艺技本术。0.2姿5微米的5层金属朽工艺l低功耗识的2.5册V内核l多电压潜标准（Mul依tiV披olt迷™）的I/O引脚接受5.0鬼V的输入辆信号l采用混陵合电压固系统，担灵活性出更高器件VCCINTFLEX10KEVCCIO输入电平输出电平

2.5V

5.0V

2.5V

5.0V

3.3V

3.3Vü(1)üüüüü3.3V2.5V2.5Vüüü(1)由Altera器件输出驱动的器件的输入引脚必须兼容3.3V标准。5.低脚功毫和目多电压I/O接口多电压I/O操作，袜支持2.5v、3.3汁v和5.0v混合电企压系统疗。专门为3三.3V的幕PCI标识准设计时序和电窃气特性符遗合PCI亩标准I/O肉引脚支而持灵活阔的供电泛电压(聚VCC月)标准利用MA蛮X+PL擦US®II用栽户可对器蔬件逐管脚浪编程同一器件最符合3.3队V的P旦CI标枣准且接六受5堡.0V改的输入FLEX10KE系列器件5.0/3.3/2.5V器件3.3-VPCI总线或者2.5V系统供电电压乱变化趋势5.0V3.3V2.5V1.8V初始设计百分比混合电压系统日趋流行6.对封跟装的考虑工程方面引脚数量电路板阔的空间乓使用效柄率引脚与其刮他器件的崖兼容性原型机开探发容易制造电路板城的空间冈使用效倘率PCB件走线宽臣度的要羞求与焊接工匀艺的兼容氏性质量/很产量/卖成本PLD的健封装技术PQFPTQFPTQFPPQFP标准BGA标准BGATQFPMicroBGATQFPFineLineBGA标准BGAFineLineBGAFineLineBGAPDIPPLCCPQFPPGAPGA100以下100to144145to240240以上过时主流先进引脚数引/器件容量越大要求引脚越多过时的形式主流形式先进的形式BGA姜封装的领储先水平引脚尺寸 27mm管座尺寸1.27mm1.0mm0.8mm0.5mm 17mm 13mm 9mm256引脚672引脚1,024引脚2,500引脚256引脚256引脚256引脚Altera将继续保持领先地位FLEX牛10K称E－高性电能的解决纽奉方案双端口RAM字长16位的4KbitEAB符合PCI标准的I/O引脚嵌入式结构的发展1.0mmFineLineBGA™封装电路板面积节省一半成本最低下一代封装基于SRAM的0.25µCMOS工艺五层金属2.5V内核电压和多电压标准MultiVolt™的I/O引脚兼容5.0V输入先进的工艺技术为PCI标准而设计100MHz的系统速度实现150MHz的FIFO性能突破：密度领上先的洪FLE撒X1泥0K拔器件FLEX10K0.5,5.0VFLEX10KA0.35,3.3VFLEX10KE0.25,2.5VEPF10K10EPF10K20EPF10K30EPF10K40EPF10K50EPF10K70EPF10K100EPF10K130EPF10K200EPF10K250门阵列设浅计者的大救容量解决医方案FLEX妻600卡0器件104FLEX贪600占0器件碧系列4.1FLE诸X6红000器件系屋列概述和特点趣。4.2Opt配iFL绒EX结构和Fast卷FLEX欠I/O特性。4.3FLEX识600数0器件系哑列的功撤能描述。4.4FLEX宿600鉴0器件系皂列输出鲜配置和磨I/O据单元。4.1钥FL当EX膛600哪0概述FLE撤X6雀000可编程逻慰辑器件系凭列提供了恭一种低成奥本，交织胶式多门数私的门阵列唇设计。1）它是狐基于Opt冈iFL熟EX结构的，贯能在最小基的芯片尺鄙寸上保持现高性能和除可布线率纹。2）可重新翼配置SRAM单元，怒同时也顶能够通余过在