EDA技术与Verilog-杭州电子科技大学中国大学mooc课后章节答案期末考试题库2023年

EDA技术与Verilog_杭州电子科技大学中国大学mooc课后章节答案期末考试题库2023年moduletest;reg[31:0]a;initialbegin#10a=50;$strobe("strobe:valueofa=%0d\n",a);$display("display:valueofa=%0d\n",a);a=30;endendmodule

参考答案:

display:

valueofa=

50strobe:

valueofa=

30

对于该语句assign#(4,3,6)out=~bus;如果右侧表达式的结果是x，则延迟为____。

参考答案:

3

从算法表述转换到寄存器传输级的表述是指？

参考答案:

行为综合

以下优化方法完全属于速度优化的是：

参考答案:

流水线设计、乒乓操作法、寄存器配平法

如果需要生成的VGA分辨率是800x600@60Hz，那么行计数器是从0计数到799

参考答案:

错误

可以使用相同的VGA显示控制电路驱动显示不同分辨率和刷新率的图像。

参考答案:

错误

设计一个VGA控制器，在VGA屏幕上显示一个学校的Logo图标，那么这个图标的显示数据可以放在那种元件中

参考答案:

双端口RAM_LPM_ROM

VGA的行同步信号HSync可以采用什么方法生成？

参考答案:

计数器

为了提高系统速度，下图采用什么优化方法。【图片】

参考答案:

寄存器配平

根据以下仿真波形的结果，判断电路的逻辑功能可能为【图片】

参考答案:

移位寄存器

#10r=1'b1;和r=#101'b1;两语句延迟效果相同。

参考答案:

正确

outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101000，则y=00101010。

参考答案:

错误

moduletriBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);input[3:0]IN3,IN2,IN1,IN0;input[1:0]ENA;output[3:0]DOUT;reg[3:0]DOUT;always@(ENA,IN0)if(ENA==2'b00)DOUT=IN0;elseDOUT=4'hz;always@(ENA,IN1)if(ENA==2'b01)DOUT=IN1;elseDOUT=4'hz;always@(ENA,IN2)if(ENA==2'b10)DOUT=IN2;elseDOUT=4'hz;always@(ENA,IN3)if(ENA==2'b11)DOUT=IN3;elseDOUT=4'hz;endmodule该模块实现的是双向端口电路：

参考答案:

错误

在下列符号组中，（）不能作为VerilogHDL的标识符。

参考答案:

74LS138

下列中关于C综合，那种说法是正确的

参考答案:

完成从C代码到HDL转换

#10in=1;表示10个时间单位后将in赋值为1。

参考答案:

正确

VerilogTestBench可以使用不可综合的Verilog语句进行描述

参考答案:

正确

考虑电路时延特性的Verilog仿真属于功能仿真。

参考答案:

错误

基于initial语句产生普通时钟信号，parameterclk_period=10;regclk;initialbeginclk=0;________________;end

参考答案:

always#(clk_period/2)clk=~clk_forever#(clk_period/2)clk=~clk

下列代码描述的是什么电路？【图片】

参考答案:

全加器

以下属于VerilogTestBench主要功能的是：

参考答案:

通过Verilog程序的行为描述，为待测模块实体提供激励信号。_收集待测模块实体的输出结果，必要时将该结果与预置的所期望的理想结果进行比较，并给出报告。_例化待验证的模块实体。_根据比较结果自动判断模块的内部功能结构是否正确。

程序1到程序2使用了什么优化方法？【图片】【图片】

参考答案:

串行化

关于我们课内实验所用的器件Cyclone10LP256C8，说法错误是（）。

参考答案:

Xilinx公司生产的高端器件

下列那种技术是基于JTAG技术构建的（）

参考答案:

In-SystemMemoryContentEditor_In-SystemSourceandProbe_SignalTapII_FPGA在线配置技术

状态机的设计中，对输出信号消除毛刺的方法有多种，以下哪种方法不能消除毛刺？（）

参考答案:

使用MEALY型状态机进行设计

下列哪些是正确的：

参考答案:

若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中_若将某信号定义为对应于时钟的电平敏感的异步控制信号，在always过程结构中必须明示信号的逻辑行为_如果将某信号定义为边沿敏感时钟信号，则必须在敏感信号列表中给出对应的表述

moduleinitial_fork_join();regclk,reset,enable,data;initialfork#1clk=0;#10reset=0;#5enable=0;#3data=0;joinendmodule以上程序执行完成共需要____个时间单位。

参考答案:

10

下列哪些是Verilog中的循环语句关键词：

参考答案:

for_repeat_while

以下用于显示类的系统函数包括：

参考答案:

$strobe_$display_$monitor_$write

下述程序中能够实现安全状态机设计的是：

参考答案:

`defines0=1,s1=2,s2=4,s3=4,s4=8s5:next_state=s1;S6:next_state=s1;S7:next_state=s2;default:beginnext_state=s0;_Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;

从结构上看，PLD器件能够分为以下几类结构：

参考答案:

基于查找表结构_基于乘积项逻辑可编程

以下可编程器件原理基于与或阵列的有：

参考答案:

PLA_GAL_PROM

JTAG技术主要的信号引脚包括？

参考答案:

TRST_TCK_TDO_TMS

V>>n是向左移动n位

参考答案:

错误

moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)if(B==0)Q=0;elseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

参考答案:

if(B==0)

Q=0;

编辑矢量波形文件进行仿真时，需要编辑的是

参考答案:

所有输入信号

一个工程中只能有一个顶层文件，顶层文件不可更改

参考答案:

错误

#150$finish(2);该语句表示经过150个时间单位延迟后终止仿真，并输出2。

参考答案:

正确

forcea00,101;该语句表示在10时刻强制信号a为1。

参考答案:

错误

beginY1<=#5A^B;Y2<=#4A|B;Y3<=#8A&B;end以上语句共耗时多少个时间单位：

参考答案:

8

以下哪些属于HDL系统设计描述层次：

参考答案:

行为级_系统级_门级_RLT级

以下是QuartusII提供的调试工具的是（）

参考答案:

SignalProbe_In-SystemSourcesandProbes_SignalTapII_In-SystemMemoryContentEditor

以下属于文件操作的系统任务有：

参考答案:

$fopen_$fstrobe_$fmonitor_$fdisplay

以下程序描述的电路结构,包含哪些元件？moduletest8(CLK,D,Q,RESET,EN,SET);inputCLK,D,RESET,EN,SET;outputQ;regQ;wirePRE;assignPRE=SET&RESET;always@(posedgeCLKornegedgeRESETorposedgeSET)beginif(!RESET)Q<=0;elseif(SET)Q<=1;elseif(EN)Q<=D;endendmodule

参考答案:

D触发器_与门

以下方法属于资源优化方法的是：

参考答案:

串行化_逻辑优化_资源共享

以下程序描述了几个多路选择器？moduletest1(A,B,C,clk,rst,EN,dataout);inputclk,rst;inputA,B,C,EN;outputdataout;regdataout;always@(posedgeclk)if(!rst)dataout=1'b0;elseif(EN)dataout=~(A&B);elsedataout=C;endmodule

参考答案:

2

同步设计容易造成竞争冒险现象。

参考答案:

错误

如果想在仿真中了解模块内部的某个信号的变化，可以对该信号定义keep属性。

参考答案:

正确

Verilog语法类似于C语言

参考答案:

正确

AD0809采样结束后通过LOCK向锁存器LATCH发出锁存信号，将输出8位信号锁存起来。

参考答案:

正确

`definesA+B+C+DassignBB=E+AABB值为E+A+B+C+D

参考答案:

正确

针对一位热码编码方式的特点，正常状态只能有一个触发器的状态为1，可以在状态机设计程序中加入对状态编码中1的个数是否大于1的监测判断逻辑。

参考答案:

正确

modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？

参考答案:

Verilog

Verilog可以完全完成下列哪些设计层次的描述

参考答案:

门级_RTL级

Verilog可以描述门级网表

参考答案:

正确

HDL是HardwareDescriptionLanguage的缩写

参考答案:

正确

硬IP是HDL源码形式提供的，很容易进行设计修改。

参考答案:

错误

assign#(5,3,7)w_or=|bus;如果该表达式右侧结果为0，则延迟为____。

参考答案:

3

rega,b,c;a=0;b=1;c=0;$write("Thevalueofbis:%b",b);$display("Thevalueofais:%b",a);$write("Thevalueofcis:%b",c);该程序块的输出结果是____。

参考答案:

Thevalueofbis:1Thevalueofais:0

Thevalueofcis:0

将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

参考答案:

8

moduleBI4B(CTRL,DIN,Q,DOUT);inputCTRL;input[3:0]DIN;____[3:0]Q;output[3:0]DOUT;reg[3:0]DOUT,Q;always@(Q,DIN,CTRL)if(!____)beginDOUT<=Q;Q<=4'HZ;endelsebegin____<=DIN;DOUT<=____;endendmodule空格处应该填入：A.CTRLB.4'HZC.QD.inout（答案以空格区分，如ABCD）

参考答案:

DACB

双向端口在完成输入功能时，可以不使原来呈输出模式的端口呈高阻态。

参考答案:

错误

Verilog默认，else与最近的没有else的if相关联。

参考答案:

正确

不完整的条件语句的描述，是Verilog描述时序电路的途径之一。

参考答案:

正确

EDA是英文ElectronicsDesignAutomation的缩写

参考答案:

正确

CPLD的中文全称是什么？

参考答案:

复杂可编程逻辑器件

下列对FPGA结构与工作原理的描述错误的是：

参考答案:

FPGA全称为复杂可编程逻辑门器件。

以下关于CPLD的描述正确的是：

参考答案:

可编程逻辑器件

MAX3000A主要包括了哪几个主要部分？

参考答案:

宏单元_逻辑阵列块_扩展乘积项_I/O控制块

FPGA的中文全称是什么？

参考答案:

现场可编程门阵列

outputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101011，则输出y等于：

参考答案:

11101010

对于BCD码加法器的设计，如果低位BCD码的和大于等于9，则使和加上6，且有进位：

参考答案:

正确

PLD的中文全称是什么？

参考答案:

可编程逻辑器件

moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格处应该填入：

参考答案:

[3:0]

对于实用加法计数器，同步加载信号LOAD独立于时钟

参考答案:

错误

对于同步加载计数器，加载信号LD依赖于时钟信号。

参考答案:

正确

基于SRAM的FPGA具有掉电易失性，对该类器件的编程一般称为配置。

参考答案:

正确

JTAG是IEEE定义的边界扫描测试规范。

参考答案:

正确

目前大多数CPLD采用了Flash工艺。

参考答案:

正确

FPGA配置方式包括：

参考答案:

PS_JTAG

电路设计完成后，为了实现硬件下载，需要完成下列步骤：①安装下载器驱动②引脚锁定③编译④编程下载

参考答案:

正确

Quartus的在系统存储器读写编辑器（In-SystemMemoryContentEditor）直接通过JTAG口读取或改写FPGA内处于工作状态的存储器中的数据，读取过程不影响FPGA的正常工作。

参考答案:

正确

Verilog综合的最后输出是x86的二进制机器吗指令序列

参考答案:

错误

该程序描述的存储单元数为？【图片】

参考答案:

128

在EDA技术术语中，IP是InternetProtocol（网际互连协议）的缩写

参考答案:

错误

Y1=A^D;Y2=#6A&E|C;这两句语句的执行过程是，在第一条语句“Y1=A^D;”被执行后，要延时6个时间单位才能执行第二条语句。

参考答案:

错误

整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。

参考答案:

正确

Verilgo程序编写设计流程中的第一步：HDL文本输入

参考答案:

正确

EDA的中文含义是电子设计自动化

参考答案:

正确

对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。

参考答案:

错误

moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

参考答案:

if(A==0)

always@(A,B)beginM1<=A;M2<=B&M1;Q<=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：

参考答案:

1,0,0

SOPC包含：

参考答案:

Software_Memory_Interfaces&Peripherals_CPUCore

IP是EDA技术中不可或缺的一部分，下列哪些是常见处理器IP

参考答案:

RISC-VRV32I_NiosII

下列设计流程次序说明中，那些是正确的：

参考答案:

硬件测试在下载后面_设计输入在综合前面

常见的HDL语言有：

参考答案:

VHDL_SystemVerilog_Verilog

“接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。”这句说的是那种仿真：

参考答案:

时序仿真

VerilogRTL代码经过综合后生成：

参考答案:

门级网表

ModelSim是那种EDA工具：

参考答案:

仿真器

用逻辑门描述一个全加器，是属于那个设计层次：

参考答案:

门级

高阻态Z可以在电路模块中被信号所传递。

参考答案:

错误

ModelSim可以帮助QuartusII完成哪些层次的HDL仿真：

参考答案:

适配后门级仿真_系统级或行为级仿真_RTL级仿真_综合后门级仿真

ModelSim使用编译后的HDL库进行仿真，因此属于编译型仿真器。

参考答案:

正确

仿真激励信号的产生，可以通过Verilog编写或仿真器波形设置命令实现。

参考答案:

正确

状态机编码的方式包括：

参考答案:

直接输出型编码_一位热码编码_用宏定义语句定义状态编码_顺序编码

Moore型状态机输出是在输入发生变化后立即发生的。

参考答案:

错误

一位热编码是用n位寄存器来实现具有n个状态的状态机，状态机中的每个状态都是由其中一个触发器的状态来表示，即处于该状态时，对应的触发器为1，其余的触发器为0。

参考答案:

正确

有限状态机设计中，只需要满足功能特性和速度等基本指标，不需要考虑安全性和稳定性。

参考答案:

错误

下列代码实现的功能为：t<=a~^k;

参考答案:

t=a同或B

引脚锁定与具体的目标芯片型号无关。

参考答案:

错误

一个工程中可以包括多个设计文件。

参考答案:

正确

按照仿真的电路描述级别的不同，HDL仿真器可以完成：

参考答案:

行为级仿真_门级仿真_系统级仿真_RTL级仿真

在使用LPM定制ROM时调用的数据文件的格式有：

参考答案:

Hex_mif

下列代码含义为（），“inputclk/*synthesischip_pin=“G21””

参考答案:

将时钟信号的引脚锁定到G21

错误提示：Error(12007):Top-leveldesignentity"CNT4b"isundefined可能是以下哪种错误；

参考答案:

顶层实体模块未定义

若欲将仿真信号的数据显示格式设置为16进制，应选择属性为：

参考答案:

Hexadecimal

从代码always@（posedgeCLKornegedgeRST）可以看出：

参考答案:

RST是异步信号，低电平有效

编译时出现了以下错误提示：Error(10170):VerilogHDLsyntaxerroratdec4_16x.v(5)neartext"3";expectinganidentifier代码中的第5行为“outputreg[15:0]3yn”这里代码的错误可能是什么？

参考答案:

标识符定义不合规范

Moore型状态机输出仅为当前状态的函数，输入发生变化需要等待时钟的到来，时钟使状态发生变化时才导致输出的变化。

参考答案:

正确

下列关于FPGA可编程原理的说法，那个是正确的_____。

参考答案:

基于LUT结构

modulefdiv1(CLK,PM,D,DOUT,RST);inputCLK,RST;____[3:0]D;outputPM;output[3:0]DOUT;____[3:0]Q1;regFULL;wireLD;always@(posedgeCLKor____LDornegedgeRST)if(!RST)beginQ1<=0;FULL<=0;endelseif(LD)beginQ1<=D;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endassign____=(Q1==4'b0000);assignPM=FULL;assignDOUT=Q1;endmodule空格处应该填入：A.LDB.posedgeC.inputD.reg（答案中以空格分隔比如DCAB）

参考答案:

CDBA

对于含清零控制的锁存器，异步清零信号依赖于时钟信号。

参考答案:

错误

串行化、逻辑优化、资源共享都是资源优化方法。

参考答案:

正确

下列代码含义为（），（*synthesis，keep*）reg[3:0]X；

参考答案:

规定矢量X为测试端口，需要保留

C综合属于HLS

参考答案:

正确

对于C综合的说法，哪些是正确的

参考答案:

把C/C++函数转化为RTL的HDL代码_把C/C++函数转化为在FPGA开发环境中可以使用的IP模块

FPGA与MCU可以采用哪些方式

参考答案:

UART_FSMC_SPI

RISCCPU设计中的寄存器组（寄存器整列）可以使用什么构建

参考答案:

片内RAM

拥有单一主控时钟的时序电路属于异步时序电路

参考答案:

错误

对于锁存器，当时钟CLK为高电平时，输出Q才随D输入的数据而改变；而当CLK为低电平时将保存其在高电平时锁入的数据。

参考答案:

正确

同步复位是指复位信号独立于时钟信号

参考答案:

错误

异步复位是指复位信号依赖于时钟信号

参考答案:

错误

moduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT<=4'B0;elsebeginSHFT<=(SHFT>>1);SHFT[3]<=DIN;endassignDOUT=SHFT[0];endmodule该程序实现的功能是：

参考答案:

右移移位寄存器_异步清零

在VerilogHDL中，a=4b’1101,则&a=（）

参考答案:

1b’0

moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1<=0;FULL<=0;endelseif(LD)beginQ1<=D;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endassignLD=(Q1==4'b1111);assignPM=FULL;assignDOUT=Q1;endmodule该模块实现的功能是：

参考答案:

同步加载计数器

含清0控制的锁存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q<=0;elseif(CLK)Q<=D;endmodule空格处应该填入：

参考答案:

reg

在verilogHDL语言中，整型数据和（）位的寄存器数据在实际意义上是相同的。

参考答案:

32

如果需要把一个新的乐曲放入实验设计中，那么应该更改那个模块中的内容

参考答案:

ROM/RAM

实验中音乐的乐谱是存在什么模块里面？

参考答案:

ROM

实验中接蜂鸣器的输出频率必须要什么范围内，才可能正确听到

参考答案:

至少在20~20KHz，最好在能低于10KHz

含同步复位控制的D触发器moduleDFF2(inputCLK,inputD,inputRST,outputregQ);always@(posedgeCLK)Q<=____?0:D;endmodule空格处应该填入：

参考答案:

RST

下列对于流水线的说法那个是对的:

参考答案:

从无流水线设计更改到2级流水线设计，速度最多提升一倍

使用逻辑优化，一定会降低速度

参考答案:

错误

采用关键路径法，需要依赖什么EDA工具

参考答案:

静态时序分析器

下列哪一个表述是正确：

参考答案:

always@(posedgeCLKornegedgeRST)

含清0控制的锁存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格处应该填入：

参考答案:

0

下列哪种优化方式不属于速度优化

参考答案:

资源共享

下列哪个优化方式不属于面积优化

参考答案:

流水线优化

Moore有限状态机能够嵌套

参考答案:

正确

序列检测器除了用有限状态机方法外还可以用其他方法进行设计

参考答案:

正确

时钟上升沿敏感的关键词是：

参考答案:

posedge

下列两项的值是一样的：4'd94'b1001

参考答案:

正确

根据以下代码，当c=0时，x的值将等于（），if(c)x=k;elsex=1'bz;

参考答案:

高阻

在过程语句always@引导的顺序语句中,被赋值信号不一定是reg型变量

参考答案:

错误

有一个设计是2级流水线，经过优化后修改为4级流水线，那么该设计的速度最多可以提升为

参考答案:

原来的2倍

实验中序列检测器的时序过程（带posedge的always过程）完成

参考答案:

当有异步复位信号有效时，把当前状态赋值为状态0_在时钟的上升沿，把下一个状态赋值给当前状态

下列关于状态机说法错误的是：

参考答案:

在Verilog代码中，求次态和输出，必须用case语句。

根据以下代码，判断rst_n信号：always@(posedgeclk)beginif(!rst_n)q<=a;

参考答案:

同步，低电平有效

从时序上看Moore型状态机属于____状态机。

参考答案:

同步

`define定义全局符号全量，可在不同的模块中通用，定义语句放在module模块语句外；parameter定义常量在模块语句中，具有局部变量特征。

参考答案:

正确

下面关于序列检测器的功能描述是否正确序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组二进制码后，如果该组码与检测器预先设置码相同，则输出1。

参考答案:

正确

在同步数字系统设计中，优化速度，其实是：

参考答案:

提高系统时钟频率

状态机从信号输出方式上分包括有Moore型状态机和Mealy型状态机。

参考答案:

正确

状态机设计过程中，无论使用枚举数据类型还是指定状态编码的程序中，不可避免的出现大量剩余状态，对于这些剩余状态不需要处理。

参考答案:

错误

Mealy状态机是时序逻辑输出取决于当前状态和输入信号，此时，其输出表达式为输出信号=G(当前状态，输入信号)。

参考答案:

正确

异步时序电路moduleAMOD(D,A,CLK,Q);outputQ;inputA,D,CLK;regQ,Q1;always@(posedgeCLK)Q1<=~(A|Q);always@(posedge____)Q<=D;endmodule空格处应该填入：

参考答案:

Q1

moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q<=Q+1;endmodule

参考答案:

CLK

下列编码方式中采用顺序编码的是

参考答案:

0000—0001—0010—0011

CPU和状态机都是按照时钟节拍以顺序时钟方式工作的，CPU按照指令周期，以逐条执行指令的方式运行，状态机变换只有一个周期。

参考答案:

正确

下面程序是否能够实现Mealy型状态机输出功能？always@(PSTorDIN2)begin:COMcase(PST)ST0:if(DIN2==1b`1)Q=5`H10;elseQ=5`H0A...

参考答案:

正确

下列对HLS的说法不正确的是：

参考答案:

仅仅是一种用来做仿真的技术

EDA发展历程，下列中那个次序是对的？

参考答案:

电子CAD→电子CAE→EDA

编译时出现了以下错误提示：Error(10219):VerilogHDLContinuousAssignmenterroratdec4_16x.v(13):object"yn"onleft-handsideofassignmentmusthaveanettype而代码中的第13行为“assignyn=~y;”这里代码的错误可能是什么？

参考答案:

变量类型定义错误

以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理：

参考答案:

PAL

A=4’b1011,B=4’b1000，则下列正确的是：

参考答案:

(A>B)=1

下列序列检测器实现检测序列为“11101000”，其verilog程序描述正确的是（）。

参考答案:

主控时序过程程序

always@(posedgeclk,negedgereset_n)

if(!reset_n)

c_st<=0;

else

c_st<=next_st;_说明部分程序modulesequ_detect(

//检测序列11101000

inputclk,

inputreset_n,

inputdata_in,

outputcheck_flag);

localparams0=0,s1=1,s2=2,s3=3,

s4=4,s5=5,s6=6,s7=7,s8=8;

reg[3:0]c_st,next_st;_主控组合过程程序

always@*

case(c_st)

s0

:

if(data_in==1)next_st=s1;

elsenext_st=s0;

s1

:

if(data_in==1)next_st=s2;

elsenext_st=s0;

s2

:

if(data_in==1)next_st=s3;

elsenext_st=s0;

s3

:

if(data_in==0)next_st=s4;

elsenext_st=s3;

s4

:

if(data_in==1)next_st=s5;

elsenext_st=s0;

s5

:

if(data_in==0)next_st=s6;

elsenext_st=s2;

s6

:

if(data_in==0)next_st=s7;

elsenext_st=s1;

s7

:

if(data_in==0)next_st=s8;

elsenext_st=s1;

s8

:

if(data_in==0)next_st=s0;

elsenext_st=s1;

default:next_st=s0;

endcase_辅助过程程序

assigncheck_flag=(c_st==s8);endmodule

下列关于状态机的主要结构组成说明正确的是：

参考答案:

主控时序过程，主要是负责状态机运转和在时钟驱动下负责状态转换的过程_主控组合过程，根据外部输入信号确定对外输出或对内部其他组合和时许过程输出进行控制_状态机说明部分,包含状态机转换变量的定义和所有可能的状态说明_辅助过程，用于配合状态机工作的过程

assign引导的连续赋值语句属于并行赋值语句吗

参考答案:

正确

位置关联法，关联表述的信号位置可以不固定：

参考答案:

错误

下面那些是Verilog的关键字

参考答案:

module_input

下列哪个不是Verilog中的循环语句关键词：

参考答案:

localparam

安全状态机的设计方式包括：

参考答案:

状态导引法_借助EDA工具生成安全状态机_状态编码监测法

若底层的模块语句和参数表述为moduleSUB#(parameterS1=5,parameterS2=8,parameterS3=1)(A,B,C);在上层的例化语句中的表述为SUB#(.S1(7),.S2(3),.S3(9))U1(.A(AP),.B(BP),.C(CP));则例化后，S2给定的值为：

参考答案:

3

下列哪一个是正确的：

参考答案:

(3’bx10===4’b0x10)=0

A=4’b1101，B=4’b1011，定义S为S[7:0]，下列正确的是：

参考答案:

S=A*B=8’b10001111

下列代码含义为（），（*synthesis，keep*）wirei；

参考答案:

规定变量i为测试端口，需要保留

含异步复位和时钟使能的D触发器moduleDFF2(CLK,D,Q,RST,EN);outputQ;inputCLK,D,RST,EN;regQ;always@(posedgeCLKornegedge____)beginif(!RST)Q<=0;elseif(EN)Q<=D;endendmodule空格处应该填入：

参考答案:

RST

下面哪一个不是标识符：

参考答案:

关键词

moduleEXAPL(R);parameterS=4;output[2*S:1]R;integerA;reg[2*S:1]R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的：

参考答案:

8

Y<=a;是：

参考答案:

非阻塞式赋值

下列哪个数字最大：

参考答案:

1001

任一可综合的最基本的模块都必须以什么关键词为开头：

参考答案:

module

下列哪种优化方式不是面积优化

参考答案:

流水线设计

关于AD0809时序电平描述正确的是（）

参考答案:

ALE为模拟信号输入选通端口地址锁存信号，上升沿有效_START

有效以后，状态信号EOC变为低电平_START

为转换启动控制信号，高电平有效_转换结束后，EOC转为高电平

下列编码方式为一位热编码的是：

参考答案:

0001—0010—0100—1000

下列哪一个关键词将引导出用户自定义原语（UDP）逻辑功能的真值表。

参考答案:

table_endtable

always@(A,B)beginM1<=A;M2<=B&M1;Q<=M1|M2;end当A和B同时从0变为1后，M1,M2与Q分别为多少：

参考答案:

1,0,0

Quartus具有哪些类型EDA工具的功能：

参考答案:

下载器_适配器_综合器_仿真器

实验中音阶音调的生成是通过什么来实现的

参考答案:

模可控计数器

依据Mealy型状态机设计过程，选择正确的程序填入空白处：moduleFSM_1(inputclk,inputrst_n,input[1:0]in1,input[1:0]in2,outputreg[1:0]out);parameterS0=4'b0001,S1=4'b0010,S2=4'b0100,S3=4'b1000,reg[3:0]state;always@(posedgeclkornegedgerst_n)beginif(!rst_n);elsecase(state)S0:beginif(in2==1);elseout<=1;if(in1==1)state<=S1;elsestate<=S0;endS1:beginif(in2==1)out<=0;elseout<=1;if(in1==1)state<=S1;elsestate<=S0;end......default:begin:state<=S0;out<=0;endmodule

参考答案:

state<=S0；

out<=0;

VerilogTestBench为待测模块的所有输出信号定义信号名和数据类型，要求其数据类型必须是____类型.

参考答案:

Wire

moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q<=Q+1;endmodule

参考答案:

CLK

4位BCD码（相当于16位二进制数）加法器，如果低位BCD码的和大于等于10，则使和加上多少且有进位？

参考答案:

6

VerilogHDL是由（）语言演化来的。

参考答案:

C语言

以下程序产生的是占空比____的时钟信号？parameterHigh_time=5,Low_time=20;regclk;alwaysbeginclk=1;#High_time;clk=0;#Low_time;End

参考答案:

20%

moduleandd(A,B,Q);outputQ;inputA,B;regQ;always@(A,B)if(A==0)beginif(B==0)Q=0;endelseQ=1;endmodule其中，elseQ=1;与哪句语句对应：

参考答案:

if(A==0)

从上图变换到下图是使用了什么优化方法？【图片】【图片】

参考答案:

流水线优化

以下程序产生的是占空比（）的时钟信号？`defineHigh_time4`defineLow_time16;regclk;alwaysbeginclk=0;#High_time;clk=1;#Low_time;end

参考答案:

25%

状态机编码方式中，其中（）占用触发器较多，但其实现比较适合FPGA的应用

参考答案:

一位热码编码

设计一个序列检测器8位的序列检测器，选择下列程序完成初始化部分：moduledetect(//检测序列inputclk,input,inputdata,outputsout,);s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg[3:0]c_st,next_st;always@(posedgeclk,negedgereset_n)if(!reset_n)c_st<=0;else;....endmodule

参考答案:

reset_n,

paremeter,

c_st<=next_st

在JTAG边界扫描测试，以下关于边界扫描I/O引脚功能的描述正确的是：

参考答案:

TDO测试数据输出_TCK测试时钟输入_TDI测试数据输入

对于只指定了上升和下降延迟的语句#(4,3)，转换到z或x的延迟是3。

参考答案:

正确

一般状态机结构的可能包括哪些组成部分？

参考答案:

辅助过程_状态机说明部分_主控时序过程_主控组合过程

以下程序描述的电路结构是怎样的，包含哪些门或元件？moduletest5(CLK,RST,A,B,Q,DOUT);inputCLK,RST,A,B;outputQ,DOUT;regQ,DOUT;wireQ1,DOUT1;assignQ1=(RST)?A:0;assignDOUT1=B|Q1;always@(posedgeCLK)beginQ<=Q1;endalways@(negedgeCLK)beginDOUT<=DOUT1;endendmodule

参考答案:

多路选择器_或门_触发器

以下程序描述的电路结构，包含哪些元件？moduletest(A,B,clk,RST,dataout);inputclk,RST;inputA,B;outputdataout;regdataout;always@(posedgeclk)if(!RST)dataout=A|B;elsedataout=A&B;endmodule

参考答案:

多路选择器_D触发器_或门

这段代码的错误是在第几行？【图片】

参考答案:

6_1

EDA软件的综合器一般必须考虑实际硬件器件。

参考答案:

错误

状态机主控时序过程是指负责状态机运转和在时钟驱动下负责状态机转换的过程。

参考答案:

正确

VerilogHDL逻辑运算中，设A=8’b11010001,B=8’b00011001,则A|B=8’b00010001。（）

参考答案:

错误

FPGA的可编程是主要基于什么结构（）。

参考答案:

查找表（LUT）

下列程序为8位序列检测器组合过程，选择下列程序完成填空：case(c_st)s0:if(data_in==1)next_st=s1;elsenext_st=s0;s1:if(data_in==1)next_st=s2;elsenext_st=s0;s2:if(data_in==0)next_st=s3;elsenext_st=s0;s3:if(data_in==1)next_st=s4;elsenext_st=s0;s4:if(data_in==0)next_st=s5;elsenext_st=s0;s5:if(data_in==0)next_st=s6;elsenext_st=s0;s6:if(data_in==1)next_st=s7;elsenext_st=s0;s7:if(data_in==1)next_st=s8;elsenext_st=s0;s8:if(data_in==0)next_st=s3;elsenext_st=s0;default:;endcaseassignsout;

参考答案:

next_st=s0,=(c_st==s8)

当en等于低电平，下列语句将执行assigndout=en？a^b:a|b;

参考答案:

a|b

在同步数字系统设计中，优化速度，下列那些项不是其原因：

参考答案:

去掉竞争冒险现象_减低组合电路复杂度_节省资源

阻塞式赋值语句的执行流程包括以下哪些？

参考答案:

完成赋值，实现目标变量的更新，允许对本过程其他语句的执行_阻塞本过程中其他语句的执行，计算出等式右边表达式的值_向目标变量进行赋值

阅读下列代码，说明这段代码的所描述电路的功能是什么moduletest(A,Y,Yn);input[3:0]A;outputreg[15:0]Y;output[15:0]Yn;regi=0;always@*if(i==A)Y[i]<=1;elsebeginY[i]<=0;i=i+1b'1;endassignYn=~Yendmodule

参考答案:

译码器

在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。

参考答案:

以上均可

【图片】该图为4位加法计数器的RTL图。

参考答案:

正确

moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8<=DIN;elseREG8[6:0]<=REG8[7:1];assignQB=REG8[0];endmodule该程序实现含同步并行预置功能的8位左移移位寄存器。

参考答案:

错误

使用FPGA设计一个简易正弦信号发生器，结构为采用7位地址空间位宽，能遍历N=27=128个存储单元；采用8位D/A转换器，对应ROM容量为：128*8。

参考答案:

正确

C语言综合已经渐渐成为可能，已经出现可以使用的C综合工具

参考答案:

正确

SOC是SYSTEMONACHIP的缩写

参考答案:

正确

JTAG接口有哪些功能：

参考答案:

软硬件测试_编程下载_在线逻辑分析

优化关键路径，既可以提高电路工作速度，又可以明显减少资源的占用。

参考答案:

错误

实用加法计数器中的同步置数信号需要出现在敏感信号列表中。

参考答案:

错误

用VerilogHDL设计系统时，为了提高系统运行速度（即速度优化），可以使用哪些方法进行优化？（）

参考答案:

寄存器配平_流水线设计

IP核可分为哪几类？

参考答案:

固核_硬核_软核

以下属于ModelSim中Verilog仿真波形显示数据格式的是：

参考答案:

Binary_Decimal_Unsigned_Octal

以下是哪个层级的描述？【图片】

参考答案:

RTL级

以下程序描述了什么功能？moduletest(CLK,D,Q,LD);inputCLK,LD;input[3:0]D;reg[3:0]REG4;outputQ;always@(posedgeCLK)if(!LD)REG4<=D;elseREG4[3:1]<=REG4[2:0];assignQ=REG4[3];endmodule

参考答案:

含同步预置功能_左移移位寄存器_串行输出

下面哪些器件属于复杂PLD：

参考答案:

FPGA_CPLD

moduleSHFT1(CLK,LOAD,DIN,QB);outputQB;inputCLK,LOAD;input[7:0]DIN;reg[7:0]REG8;always@(posedgeCLK)if(LOAD)REG8<=DIN;elseREG8[6:0]<=REG8[7:1];assignQB=REG8[0];endmodule该程序实现的功能为：

参考答案:

右移移位寄存器_含同步并行预置功能

QuartusII支持哪些设计输入方式：

参考答案:

状态机文件_原理图文件_文本文件

下列属于全程编译的处理操作是：

参考答案:

数据网表文件的提取_逻辑综合和适配_输入文件的排错

采用SignalTapII进行电路分析的时候，采样深度越大越好

参考答案:

错误

待测信号中的每一个信号的采样深度都是一样的。

参考答案:

正确

$display("\\\t%%\n\"\1");该语句的输出结果是：\%"1

参考答案:

正确

Moore型状态机的输出是当前状态和所有输入信号的函数，不依赖时钟同步。

参考答案:

错误

Verilog中是用always@(negedgeCLK)描述时钟上升沿触发吗？

参考答案:

错误

AD0809状态机程序中COM组合过程主要实现的两个功能是：

参考答案:

采样控制功能_状态译码功能

下面这段程序是否能够实现安全编码：Parameters0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7;...s5:next_state=s0;S6:next_state=s0;S7:next_state=s0;default:beginnext_state=s0;

参考答案:

正确

同步加载计数器moduleFDIV0(inputCLK,RST,input[3:0]D,outputPM,output[3:0]DOUT);reg[3:0]Q1;regFULL;wireLD;always@(posedgeCLKornegedgeRST)if(!RST)beginQ1<=0;FULL<=0;endelseif(____)beginQ1<=D;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endassignLD=(Q1==4’b1111);assignPM=FULL;assignDOUT=Q1;endmodule空格处应该填入：

参考答案:

LD

定义状态机当前状态为state,次态为next_state;输入a,输出b,则下列为Mealy状态机的写法是：

参考答案:

always@（posedgeclk）case(state)0:if（a==0）next_state<=1;elsenext_state<=x;1:next_state<=x;

基本锁存器moduleLATCH1(CLK,D,Q);outputQ;inputCLK,D;regQ;always@(Dor____)if(CLK)Q<=D;endmodule空格处应该填入：

参考答案:

CLK

以下程序描述的电路结构,包含哪些门或元件？moduletest(CLK,RST,EN,D,Q,Q1);inputCLK,RST,EN,D;outputQ,Q1;wireQ10;regQ;assignQ10=D&EN;assignQ1=(~Q10)|RST;always@(posedgeCLK)beginif(!RST)Q<=0;elseQ<=Q10;endendmodule

参考答案:

D触发器_非或门_与门_多路选择器

modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么语言写的？

参考答案:

Verilog

下列程序描述的q是几位的？modulecnt10(inputclk,outputreg[7:0]q);always@(posedgeclk)q=q+1;endmodule

参