第九章-可测性设计课件

第九章可测性设计第九章可测性设计1概述为了提高电子系统整机运行的可靠性，降低设计成本，测试是必不可少的。一套电子系统的高可靠性是基于构成该系统的各个基本单元的高可靠性，然而随着系统使用的ASIC电路规模的增大、复杂程度的提高，芯片的引脚相对门数减少，使得电路的可控性和可观测性系数降低，电路测试变得十分复杂和困难，测试生成的费用也呈指数增长，单凭改进和研究测试生成方法已无法满足对测试的要求。解决IC测试问题的根本方法是在作系统设计时就充分考虑到测试的要求，即在设计阶段就开始考虑如何对电路进行测试，并将一些实用的可测性技术引入到芯片设计中，以降低测试生成的复杂性，也就是进行可测性设计。概述为了提高电子系统整机运行的可靠性，降低2DFT的基本概念

测试是通过控制和观察电路中的信号，以确定电路是否正常工作的过程，因此，电路的可测试性涉及可控制性和可观察性两个最基本的概念。可测性设计（DesignForTestability）技术就是试图增加电路中信号的可控制性和可观察性，以便及时、经济地产生一个成功的测试程序。在可测试设计技术发展的早期，大多采用特定（AdHoc）方法。AdHoc技术可用于特殊的电路和单元设计，对具体电路进行特定的测试设计十分有效，但它不能解决成品电路的测试生成问题。因此，从70年代中后期起，人们开始采用结构化的测试设计方法，即研究如何设计容易测试的电路，进而又考虑在芯片内部设计起测试作用的结构。如果电路不仅具有正确的功能，而且有比较高的可测试程度，这样的设计就实现了可测性。这种方法的另外一个优点是能与EDA工具结合，以进行自动设计。DFT的基本概念测试是通过控制和观察电路3AdHoc技术

AdHoc技术是针对一个已成型的电路设计中的测试问题而提出的。该技术有分块、增加测试点、利用总线结构等几种主要方法。分块法的提出是基于测试生成和故障模拟的复杂程度正比于电路逻辑门数的三次方，因此，如果将电路分成若干可分别独立进行测试生成和测试的子块，可以大大缩短测试生成和测试时间，从而降低测试费用。这种方法采用的技术有机械式分割、跳线和选通门等。引入测试点的基本方法是将电路内部难于测试的节点引出，作为测试节点，在测试时由原始输入端直接控制并由原始输出端直接观察。如果测试点用作电路的原始输入，则可以提高电路的可控性；如果测试点用作电路的原始输出，则可以提高电路的可观察性。总线结构类似于分块法，在专用IC可测性设计中十分有用，它将电路分成若干个功能块，并且与总线相连。可以通过总线测试各个功能块，改进各功能块的可测性。但这种方法不能检测总线自身的故障。特定技术的一个主要困难在于它需要在电路中每个测试点附加可控的输入端和可观察的输出端，因此增加了附加的连线。而后期的DFT技术——结构化设计方法——则不同，它对电路结构作总体上的考虑，可以访问电路内部节点；按照一定的设计规则进行电路设计，只增加了用于测试的内部逻辑电路，因而具有通用性。

AdHoc技术AdHoc技术是针对一个已4结构化设计技术

目前，任何高效的IC设计系统都必须具备完善的测试方法，这就导致了对结构化、规范化可测性设计的研究。结构化设计的目的是减少电路的时序复杂性，减轻测试生成和测试验证的困难程度。结构化设计方法可以应用到所有的设计中去，并且通常具有一套设计规则，主要有扫描技术和内建自测试（BuiltInSelfTest—BIST）两种技术。

结构化设计技术目前，任何高效的IC设计系统都必须具备5扫描技术

扫描是指将电路中的任一状态移进或移出的能力，其特点是测试数据的串行化。通过将系统内的寄存器等时序元件重新设计，使其具有扫描状态输入，可使测试数据从系统一端经由移位寄存器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以此提高电路内部节点的可控性和可观察性，达到测试芯片内部的目的。全扫描技术（FullScan）全扫描设计就是将电路中的所有触发器用特殊设计的具有扫描功能的触发器代替，使其在测试时链接成一个或几个移位寄存器，这样，电路分成了可以进行分别测试的纯组合电路和移位寄存器，电路中的所有状态可以直接从原始输入和输出端得到控制和观察。这样的设计将时序电路的测试生成简化成组合电路的测试生成，由于组合电路的测试生成算法目前已经比较完善，并且在测试自动生成方面比时序电路的测试生成容易得多，因此大大降低了测试生成的难度。

扫描技术扫描是指将电路中的任一状态移进或移出的能力，其特点6部分扫描技术（PartialScan）由于部分扫描方法只选择一部分触发器构成移位寄存器，因此其关键技术在于如何选取触发器。80年代起，对部分扫描的研究主要集中在如何减小芯片面积、降低对电路性能的影响、提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面的算法研究

边界扫描技术（BoundaryScan）边界扫描法是各IC制造商支持和遵守的一种扫描设计标准，主要用于对印刷电路板的测试，它通过提供一个标准的芯片／板测试接口简化了印刷电路板的测试，如图1所示。边界扫描结构的标准协议是1988年由IEEE和JTAG合作制定的，即1149.1标准。它是在IC的输入输出引脚处放上边界扫描单元（BSC），并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制元件边界的信号。在正常工作状态下，通过边界扫描寄存器（BSR）的扫描单元并行地输入、输出信号。测试时，由BSR串行地存储和读出测试数据。扫描单元也可以串、并行混合地接收和输出数据。部分扫描技术（PartialScan）7具有边界扫描结构的IC具有边界扫描结构的IC8边界扫描电路主要用于板级测试，检测印刷电路板在加工时产生的短路、开路、虚焊、漏焊，以及芯片的错焊、漏焊和故障芯片的检测等故障的检测。并可对板上简单的组合逻辑电路部分的故障进行检测，如下图所示：边界扫描电路用于板级芯片测试

边界扫描电路主要用于板级测试，检测印刷电路板在加9第九章-可测性设计ppt课件10第九章-可测性设计ppt课件11第九章-可测性设计ppt课件12第九章-可测性设计ppt课件13第九章-可测性设计ppt课件14第九章-可测性设计ppt课件15第九章-可测性设计ppt课件16第九章-可测性设计ppt课件17第九章-可测性设计ppt课件18第九章-可测性设计ppt课件19第九章-可测性设计ppt课件20第九章-可测性设计ppt课件21第九章-可测性设计ppt课件22第九章-可测性设计p