EDA设计实验报告-数字钟的设计

PAGEEDA设计实验报告——数字钟的设计摘要随着现在社会的快速发展，人们都电子产品的要求越来越高，因而电子产品无论从制作上还是从销售上都要求很高。要制作一个应用性比较好的电子产品就离不开数字电路，大到超级计算机、小到袖珍计算器，很多电子设备都有数字电路。数字系统是一个能够对数字信号进行加工，传递，和存储的实体，它由实现各种功能的数字逻辑电路相互连接而成。用来处理数字信号的电子线路称为数字电路，数字集成电路的基本逻辑单元是逻辑门，一块集成电路芯片所容纳的逻辑门数量反映了芯片的集成度，集成度越高，单个芯片所实现的逻辑功能越强。数字电路在生活中应用广泛，而我所学习的专业为电子信息工程，对于数字电路的熟悉程度要更彻底，所以我选择设计数字钟电路。在本次设计的课题中，其目的是得到一个计时准确的数字时钟。在数字钟的制作过程中，要得到准确的计时，就必须对组成电路的每一部分的要求要高。整个电路是由振荡器电路、分频器电路、时间计数单元、译码驱动电路、数码管五个部分组成。整个电路的核心部分是振荡电路，振荡电路应采取晶体振荡，晶体振荡器输出频率为32768HZ，在设计中我们采用CD4060来完成电路的振荡和分频，以便于得到1HZ的输出频率。在计数电路中采用了74LS161计数,74LS161是直接清零的计数器，在电路中起计数和分频的作用。为了能够得到即准确又清楚的输出，电路采用了译码驱动和数码显示，译码器为74LS247（BCD七段显示译码器）。译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。整个电路的设计有严密的逻辑关系。关键词：计数器，译码器，振荡器，分频器，译码驱动

目录摘要……………………5目录……………………6设计任务描述…………7设计思路………………8设计方案………………91.引言…………102.各部分的分析……………………122.1、振荡电路……………………122.2、分频电路……………………132.3、时间计数电路………………132.4、译码驱动电路………………142.5、校时电路……………………152.6、数码显示电路………………163.电路的逻辑功能…………………173.1、十进制………………………183.2、六进制………………………183.3、二十四进制…………………18结论…………………18致谢…………………21参考文献……………22附录A1.1………………………23附录A1.2………………………24附录A1.3………………………25设计任务描述1设计题目题目：数字钟电路2设计要求（1）以二十四小时为一个周期计时。（2）有快速校时功能。3设计目的（1）掌握数字钟电路的构成、原理与设计方法。（2）熟悉集成电路的使用方法。4基本要求（1）电路的计时周期为二十四小时。（2）有快速校时功能，校时只对小时和分校时，不对秒校时。（3）各计时电路显示。设计思路根据此次课程设计的要求,我设计的数字钟电路由6个部分组成：振荡器电路、分频器电路、时间计数单元、译码驱动电路、数码显示。（1）秒脉冲电路设计：采用振荡分频器CD4060和电容电阻得到1Hz的方波信号供秒计数器进行计数。（2）分频器电路设计：分频器电路还是采用CD4060来实现，CD4060集成元件有很多个输出端，各输出管脚的输出频率窦不相同，所以才有它来实现分频功能，输出1HZ的信号。（3）时间计数单元：采用16进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74LS161，其内部逻辑框图如图2.3所示。该器件为双2-8-16异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）秒个位计数单元为10进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与1Hz秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。

秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为６进制计数器的电路连接方法如图2.4所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为12进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行12进制转换。利用1片75HC390实现12进制计数功能的电路。（4）译码驱动电路：计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来，需用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，一般这种译码器通常称为7段译码显示驱动器。常用的7段译码显示驱动器有74LS247（5）数码显示：对于译码器输出的十进制数通过共阳极数码管显示。（6）校时电路：校时电路一般采用开关校时电路，将振荡器输出的1HZ脉冲直接加到时校时电路或分校时电路的输入端，对电路进行校时。电路的整体思想是：电路系统由秒信号发生器、“时、分、秒、计数器、译码器及显示器、校时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码器译码，通过七位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。设计方案方案一：设计一个以二十四小时为一个周期的数字钟电路，并具有快速校时功能。具体将电路分为五部分来设计，分别为振荡器电路、分频器电路、时间计数单元、译码驱动电路、数码显示。在振荡电路和分频电路用CD4060，计数单元用74LS161，译码器用74LS247,数码显示用六个LED数码管。校时部分采用开关校时。此电路的整个设计思想清晰，结构简单。方案二：设计一个以二十四小时为一个周期的数字钟电路，并具有快速校时功能。具体将电路分为五部分来设计，分别为振荡器电路、分频器电路、时间计数单元、译码驱动电路、数码显示。在振荡电路部分采用晶体振荡器。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率容易调整。用反相器74LS04与石英晶体构成振荡电路。取振荡的频率为32768Kz。分频器采用3片74LS90，因每片为十分之一分频，3片级联则可获得所需要的频率信号。在时间计数电路部分，脉冲信号经过计数器，分别得到：“秒”个位、十位，“分”个位、十位以及“时”个位、十位的计时。“秒”“分”计数器为60进制，小时为12小时。在译码电路部分，译码是将给定的代码进行翻译，采用的码制不同，译码电路也不同。74LS48驱动器是与8421BCD编码计数器配合用的七段译码驱动器。74LS48的输入端和计数器对应的输出端，74LS48的输出端和七段显示器的对应段相连。在数码显示部分才用LCD液晶显示器。通过以上两种方案的比较，第一个方案思路清晰，结构简单，能够很好的应用我们所学的数字电路知识，并且在设计过程中能够让我更好的应用和发挥所学的知识。其中第一个方案还有另外一个特点，在准确完成数字钟设计的前提下，器件的使用量很小，成本不高。第二个电路的设计结构比较复杂，但思路很清楚。器件的使用量上明显比第一个方案要少的多，成本太大。经过认真仔细的考虑，第一个方案更好，所一我选择第一个设计方案。引言本次设计的数字电路是数字时钟，其要求是以二十四小时为一个周期进行计时，并且电路具备校时功能。整个电路是由振荡器电路、分频器电路、时间计数单元、译码驱动电路、数码管五个部分组成。其过程是振荡电路产生一个1HZ的时钟脉冲，经过计数器计数，再通过译码驱动电路将二进制码译成十进制数，再通过数码管显示出来。1.1数字钟设计的整体方案整个电路是由振荡器电路、分频器电路、时间计数单元、译码驱动电路、数码管五个部分组成。基本框图如下：数码数码显示数码显示数码显示数码显示数码显示数码显示译码驱动译码驱动译码驱动译码驱动译码驱动译码驱动时十位计数时个位计数分十位计数分个位计数秒十位计数秒个位计数校时控制电路校分控制电路振荡电路分频电路各部分的简要作用是：振荡电路采用CC4060产生振荡，CC4060外接电容和电阻及晶体振荡器来产生输出为1HZ的脉冲，由晶体振荡器产生的输出是32768HZ，CC4060具有分频作用，可以产生输出为1HZ的输出脉冲。振荡电路也是整个电路的核心部分，数字钟的计时准确与否关键在于振荡电路的输出是否为1HZ的秒信号。为了稳定振荡器的输出，可以在振荡器的输出端加一个D触发器，再将输出端加在计数器的时钟脉冲输入端。电路的另一部分就是计数单元和译码驱动电路，计数器实现脉冲的计数，还实现分频的作用，计数单元采用6个74LS161。译码驱动器是将二进制码转换为相应的十进制输出，在通过数码管显示出相应的十进制数。2.各部分的分析2.1，振荡电路。数字钟电路是一个数字逻辑电路，除了5V的直流电源以外，再没有其他的电源电路，因而必须设计一个脉冲产生电路，也就是整个电路的核心部分，振荡电路。电路图如下所示：CC4060有很多输出管脚，为了得到1HZ的输出信号，输出接3管脚，以上电路是一般的振荡电路，对于准确度较高的数字电路，以上电路还达不到要求。准确性较高的振荡电路一般采用晶体振荡电路，得到较高水平的输出。晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用TTL门电路构成；另一类是通过CMOS非门构成的电路，如图1.2所示，从图上可以看出其结构非常简单。该电路广泛使用于各种需要频率稳定及准确的数字电路，如数字钟、电子计算机、数字通信电路等。晶体振荡电路如下：

图1.2CMOS晶体振荡器(仿真电路)

图1.2所示电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。

2.2分频电路分频电路还是采用振荡电路来完成，即CC4060外接电容和电阻。CC4060有很多的输出管教，且各管教的输出频率是不同的，为了得到1HZ的输出，CC4060接3管脚。但是只用CC4060、电容和电阻达到的准确度不高，所以在工程设计中大部分采用晶体振荡。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Ｈz的振荡信号分频为1ＨZ的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。常用的2进制计数器有74LS161等。实际上，从尽量减少元器件数量的角度来考虑，这里可选多极２进制计数电路CD4060和CD4040来构成分频电路。CD4060和CD4040在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。

CD4060计数为１４级２进制计数器，可以将32768Ｈz的信号分频为２Ｈz，其内部框图如图2.1所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。2.3时间计数电路一般采用16进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74LS161，其内部逻辑框图如图2.3所示。该器件为双2-8-16异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。74LS161是一片十六进制计数器，异步置零，同步置数具体功能如下真值表所示：输入输出说明CR非LD非CTPCTTCPD3D2D1D0Q3Q2Q1Q0CO0××××××××00000CO=CT×Q3Q2Q1Q0CO=Q3Q2Q1Q0CO=CTQ3Q2Q1Q00异步置零同步置数10××D3D2D1D0D3D2D1D01111××××十六进制计数110××××××保持11×0×××××保持秒个位计数单元为10进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与1Hz秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。

秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为６进制计数器的电路连接方法如图2.4所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为12进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行12进制转换。利用1片75HC390实现12进制计数功能的电路。2.4,译码驱动电路计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来，需用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，一般这种译码器通常称为7段译码显示驱动器。常用的7段译码显示驱动器有74LS247。74LS247元件图及真值表如下所示

图2.4.174LS247元件图图2.4.274LS247真值表74LS247是BCD-7段译码器/驱动器，集电极开路输出，接受4位二进制码-十进制数（BCD）输入借助于辅助输入端状态，输出端最大电压为15V。有自动前后沿灭零控制（RBI/RBO）,试灯（LT）可在BI/RBO节点处高于高电平的任何时刻去进行，该电路还含有一个灭灯输入（BI），它用来控制灯的亮度或禁止输入。2.5，校时电路根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图２.６所示即为用COMS与或非门实现的时或分校时电路，图中，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1Hz或2Hz（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。

如图2.6所示，当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。显然，这样的校时电路需要两个。

若门电路采用TTL型，则可省去电阻R1和R2。

与或非门可选74HC15，非门则可选74HC00或74HC04等。

图2.6所示校时电路存在开关抖动问题，使电路无法正常工作，因此实际使用时，须对开关的状态进行消除抖动处理。通常采用基本RS触发器构成开关消抖动电路，2.6，数码显示电路电路的输出端应该接6个数码管，将译码器输出的十进制数显示出来，数码管采用HS-5101BS2,数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。数码管有10个管脚，其中有两个脚是相连的，即共阳极。A3A2A1A0YaYbYcYdYeYfYg显示字形0000000000100001100111110010001001020011000011030100100110040101010010050110010000060111000111171000000000081001000010093.电路的逻辑功能数字钟电路是以24小时为一个周期计时的，所以，在整个电路中有十进制、六进制。3.1、十进制十进制电路是有74LS161来实现的，当二进制计数到“1010”时，译码器输出10，向十位进一，计数器本身清零。电路如下：图3.1十进制电路3.2、六进制十进制电路是有74LS161来实现的，当二进制计数到“0101”时，译码器输出10，向十位进一，计数器本身清零。电路如下：图3.2六进制3.3、二十四进制二十四进制部分电路，其工作原理同上。当时间达到23：59：59秒时，计数器清零，重新开始计数。电路如下：结论在短短的两周时间里，我学会了设计直流稳压电源的一些基本知识，虽然时间短暂，但我还是充分利用，从中学会了不少知识。在本学期中，各种形式的实践课占了很大一部分课时。在实践课中，我们学到了很多我们所学课程的教科书上没有的东西。同时，实践课对我们理论课的学习也很有帮助。做设计之前在网上，图书馆找了好几天的资料，也自学了PROTEL

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SE软件。单元电路的每一部分都经过比较认真的考虑，比较了很多类似的电路，也参考了很多书，做完之后觉得这样的方案组合还是可行的。因为这样那样的原因，没有能做出成品，但应该知道做成品就更困难，遇到的困难也就会更多。但从开始认为随便就可以找到现成的方案到经过两个多星期自己的实践，得到了自己的设计，已经迈出了动手的第一步。在以往的学习中，我总感觉对课本知识不理解，不会融会贯通，在这次设计中，我真正把理论与实践联系起来，使我所学的数字电子知识得到了的运用，我觉得我的能力有了更进一步的提高。在这次课程设计过程中，我遇到了几个自己不能解决的问题，通过老师和同学的帮助最终把问题解决，在此，我才知道自己的电子知识还是不够，而且我们所学的理论知识是很有用的，没有坚实的知识基础，是不可能完成设计的。实践的过程中