一种多通道视频数字信号合成方法

一种多通道视频数字信号合成方法

在许多视频应用场景中，需要使用多个数字视频信息地址。一些视频微处理器的输入输出接口有限,无法传输多路数字视频信号,故对视频信号进行合成传输是一件十分有意义的事情,通用的做法是通过可编程逻辑器件进行合成。鉴于此,本文利用ITU-RBT.656特有的帧结构,论述了把4路ITU-RBT.656数字视频信号合成为1路ITU-RBT.656数字视频信号的方法。1系统规划1.1硬件结构1.2fpga模块系统采用SAA7113作为A/D转换器件。SAA7113是一款视频解码芯片,通过配置内部寄存器可对4路模拟输入视频信号进行选择,输入信号可为4路CVBS或2路S视频(Y/C)信号,输出8位总线,为标准的ITU-RBT.656YUV4:2:2格式视频流,可以配置为10位模式。7113支持PAL、NTSC、SECAM多种制式,可在PAL、NTSC之间自动转换,自动检测场频(50Hz或60Hz)。对色度、亮度等的控制都是通过对相应寄存器写入不同的配置值来实现,寄存器的读写通过I本设计利用SAA7113LLC时钟输出时钟信号27MHz作为FPGA输入时钟源,利用片内PLL对其进行倍频,作为FPGA全局时钟使用,复位使用上电复位。FPGA采用Xilinx公司的大容量、低成本、低功耗Spartan-3E系列XC3S250E。Spartan-3E家族优势主要是系统连接功能(包括物理并行I/O接口)和高带宽所需要的协议。Spartan-3E器件I/O管脚支持全部的SelectIO。支持18种通用I/O接口标准(PCI64/66、PCI-X100、RSDS和mini-LVDS等),以及普通DDR存储接口。提供每秒高达91亿次的乘累加(MAC)。内置18×18嵌入式乘法器可用来实现紧密的DSP结构(比如MAC引擎及自适应、全并行FIR滤波器)。SRL16移位寄存器逻辑和分布式存储器可用来实现高密度DSP结构,比如滤波器。其内核电压为1.2V和2.5V,IO电压为3.3V。XC3S250E能提供25万个等效逻辑门,本产品选择PQ208封装,能够提供158个用户可用的输入/输出管脚在本设计中,XC3S250E的配置采用SlaveSerial模式(M[2:0]=“111”),通过CPU把FPGA的配置数据通过同步串行接口写入FPGA。CPU使用GPIO管脚来模拟FPGA的串行配置时序。为了方便FPGA的调试,在电路板上预留JTAG配置接口。本设计需要对4路720×576的视频数据进行存储,每路存储空间为576行×720×2字节(在4:2:2的YCbCr信号中,一个点实际占用2字节(用亮度色差表示))。因此每路需要800kB左右的存储空间。在设计中使用了4片1MB容量的双口SRAM,用于缓存4路视频数据。对FPGA模块,输入的5.0V经1片TPS76833转换为3.3V,供FPGAVCCO使用。5.0V经1片RT8011变换后输出+2.6V/2A的电压,一路提供给XC3S250E的VCCAUX使用;另一路由RT9183LDO变换为+1.2V/1.5A电压,为XC3S250E内核供电。输入的5.0V经一片TPS76833转换为3.3V,为其他器件供电。2视频图像的输出本文描述针对PAL制式,视频合成的具体实现思路为:4通道数据分别在水平方向/垂直方向各缩小1/2(由D1格式缩小为CIF格式);将4个CIF格式的数字视频流拼接成1个ITU-RBT.656数字视频流,和CPU(DSP)的视频口连接。通过FPGA对4路SAA7113输入数据的合成,可以同时传送4路352×288像素的视频信号。模拟CVBS信号输入以后,经过相关处理(钳位、幅度放大、抗混叠滤波、A/D转换、YUV分离)电路之后,转换为BT.656D的频数据流,从SAA7113输出的视频数据源是分辨率为720×576D1格式的视频源。分辨率为720×576,每帧625行,每行1728个像素点首先配置SAA7113相关寄存器,把RTS0、RTS1配置为HS、VS,FPGA根据HS、VS的时序关系并利用片内计数器对BT656数据流进行帧同步检测,找到准确的同步信息,确定定时信息。然后启动双口RAM写操作(写RAM地址与BT656的行场时序严格对应,约定一种映射关系,方便读操作),再根据定时信息控制双口RAM读时序,把4路双口RAM读出端的数据线以总线方式连接在一起,FPGA分时地读取不同的RAM模块。4个RAM输给FPGA的数据是连续的,它们分时地来自不同的模块,填充到对应的区域经过合成处理以后,FPGA可以为CPU提供1路符合ITU-RBT.656D1格式的视频数据流。3视频流的产生对系统性能进行了较为完备的测试,通过视频编码器对输入合成视频数据进行测试。为了测试设计达到预定要求,选用了多种视频输入源进行测试,有测试运动快慢及剧烈程度的画面,有测试黑白图像效果的全黑与全白,还有测试亮度等级的阶梯图案等等实验结果表明,在4路D1图像输入时,平均信躁比达到33dB以上,能实时地进行编码,解码图像画面清晰流畅,没有马赛克以及动画现象,色彩鲜艳,亮度分明。本文论述了一种4路D1视频流合成1路D1格式视频流的方法,此设计完全能满足特定条件下的多路视频数据传输,符合实际应用场景,达到设计要求。本设计通过FPGA实现4路ITU-RBT.656D1格式的数字视频信号在1路视频通道中传输,在视频解码器(SAA7113)输出口与CPU的视频输入口之间增加了耦合合成逻辑,利用FPGA实现二者之间的耦合。硬件连接图如图1所示,FPGA与SAA7113通过双