基于有限状态机的脉冲式数控振荡的设计

基于有限状态机的脉冲式数控振荡的设计

1.序列滤波器dlf该设计是“添加”和“触发”脉冲计数振荡器（cdo），主要用于大型滞后数字锁的前通道相环。图1显示了功能的框架图。鉴相器(DPD)在每一周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。然后将标示误差相位的超前或滞后信息送到序列滤波器(DLF)中,产生对DCO的“加”或“扣”脉冲控制指令去改变DCO时钟周期,使本地估算信号的相位向输入信号相位靠拢。DCO由本地信号时钟、相位控制器和除M定时器构成。当本地估算信号超前于输入信号时,DLF输出“扣”脉冲使本地高速时钟序列中的某一个(或几个)脉冲被扣除,再经过除M分频,得到相位推后的本地估算信号。反之,本地估算信号滞后于输入信号时,得到相位提前了的本地估算信号。当既没有“加”又没有“扣”脉冲输出时,本地高速时钟脉冲序列不受控制,经除M分频后的输出本地估算信号相位和输入信号的相位处于同步状态(锁定状态)。2.相位控制器加高电平本设计使用Verilog的有限状态机设计“加”、“扣”脉冲式数控振荡器,实现过程如下:(1)没有“加”、“扣”脉冲时,相位控制器仅对本地高速时钟进行二分频。(2)有“扣”脉冲时,相位控制器把该时间段的本地高速时钟扣除一个高电平,再进行二分频。(3)把第(2)条的输出信号应用于“加”脉冲,有“加”脉冲时,相位控制器在相应时间段增加一个高电平。注意,该高电平的脉宽是一个本地高速时钟的脉宽。(4)第(1)、(2)、(3)条的输出被送入到M分频器中。2.1状态2:回收下的2个月内标状态图2是“扣”脉冲的有限状态机的状态转换图,包含三个状态S0、S1和S2,clk下降沿或reset上升沿进行状态转移,d是控制信号控制输出out_up,reset低电平有效。(1)reset有效:reset为低电平,进入状态S2,将控制信号d置1,输出out_up为d和clk相与后的二分频信号,由于d为1,输出out_up为二分频后的本地高速时钟。(2)状态S0:reset无效,判断“扣”脉冲up,如果up出现上升沿,则转换状态为S0,并且将d置1,输出out_up为d和clk相与后的二分频信号,由于d为1,输出out_up为二分频后的本地高速时钟;(3)状态S1:up下降沿到来,进入状态S1并将d置0,输出out_up为d和clk相与后的二分频,由于d为0,因此clk的一个高电平被置0,输出out_up为被扣除一个高电平的本地高速时钟的二分频信号。(4)状态S2:S1状态只保留一个clk周期,遇到下一个clk下降沿时马上进入状态S2。clk下降沿状态转移的“扣”脉冲有限状态机的实现波形如图3,up上升沿使状态进入S0,d为1,当出现up下降沿时,进入状态S1并且将d置0,下一个clk下降沿出现后,进入状态S2,恢复d的值为1,这样就产生了一个脉宽为一个clk周期的低电平控制信号d,将d和clk相与后二分频产生clk_out。2.2状态2:re服刑状态图4是“加”脉冲的有限状态机的状态转换图,包含状态S0、S1和S2,clk上升沿或reset上升沿转移状态,reset低电平有效,c和c_ind控制输出out逻辑如表1,ck_out_wre为有限状态机的输出。(1)reset有效:reset为低电平时,进入状态S2,将控制信号c置1,c_ind置1,输出out为ck_out_wre;(2)状态S0:reset高电平时,“加”脉冲指令down出现上升沿,则转换状态为S0,并将c置1,c_ind保持不变为1,输出out为ck_out_wre;(3)状态S1:down下降沿到来时,进入状态S1,并将本地高速时钟clk赋给c,c_ind保持不变为1,由于是clk上升沿转换状态,那么c先为1后为0,则前半个clk周期,输出out为ck_out_wre,后半个clk周期,输出out为~ck_out_wre;S1状态只保留一个clk周期;(4)状态S2:下一个clk上升沿时进入状态S2,并将c置1,c_ind取反为0,输出out为~ck_out_wre;随后的状态转换随c_ind=0继续进行。“加”脉冲有限状态机实现波形图如5,c低电平的脉宽为半个clk周期,c和c_ind组合逻辑控制输出out,每当出现down脉冲,就会在输出out上增加一个脉宽为clk脉宽的窄脉冲,state描述状态转变。2.3控制器的实现以上分别设计了“减”、“加”脉冲相位控制器的有限状态机,以下是整个“减”、“加”脉冲相位控制器的实现波形图6。每当出现一个“扣”脉冲指令up,输出out由于扣除一个脉冲而整个输出就会向后推延时间长度为一个本地高速时钟clk的周期,每当出现一个“加”脉冲指令down,输出out由于增加一个窄脉冲,后面的输出就会提前时间长度为一个clk周期,正确完成功能。2.4相位控制器输出特性仿真将“扣”、“加”脉冲相位控制器的输出经除M定时器,这里设M=4即进行四分频,最终得到数控振荡器的仿真波形如图7、8。当没有“加”、“扣”脉冲时,输出信号对相位控制器的输出信号进行8分频;当出现“扣”脉冲时,输出就相对于不进行相位调节的信号向后推了一个clk周期;当出现“加”脉冲时,输出向前提了一个clk周期。这里设计完毕了数控振荡器的三个部分:本地信号时钟、相位控制器、定时器。3.oelsimse6.0本文介绍了用Verilog的有限状态机设计“加”、“扣”脉冲式数控振荡器,使用仿真工具ModelSimSE6.