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文档简介

EDA课程实验八状态机逻辑电路设计EDA课组一、实验目的：1、了解状态机逻辑电路设计原理及特点；2、学习使用状态机逻辑电路设计方法。二、实验内容2、通过仿真软件进行验证仿真

。1、设计两种典型状态机逻辑电路系统；在数字系统中，有限状态机（FSM,FiniteStateMachine)是一类十分重要的时序电路。微控制器的核心就是FSM。因此学习FSM的原理及设计方法对于学习数字系统设计和理解计算机原理都有重要意义。本章首先概要介绍FSM的相关理论知识，通过典型实例说明FSM的设计方法。1、FSM概念三、实验原理有限状态机由输入和输出和具有记忆功能的寄存器组成，寄存器用于寄存状态机内部状态，也称状态寄存器。状态机的下一个状态不仅与输入信号有关，还与该寄存器的当前状态有关，因此有限状态机可看作是组合逻辑与时序逻辑的一种组合。其中的时序逻辑功能是存储有限状态机的内部状态；而组合逻辑又可分为次态产生逻辑和输出逻辑两部分，次态产生逻辑的功能是确定有限状态机的下一个状态，输出逻辑功能是确定有限状态机的输出。由于FSM的描述较为复杂，因此不能使用原理图方法进行描述，而必须采用VerilogHDL语言进行行为级设计。2、FSM组成思考一下电梯运动控制过程？电梯从一楼到顶楼是一系列楼层，电梯到达每一层要显示该层楼层信息，还要由乘坐人控制去那一层，在经过的楼层还要判断是否有相同方向的人乘坐，这一系列控制判断过程如何设计呢？一层二层三层四层N层将整个电梯控制过程运行状态分解为N个状态，在每个状态下决定下一步如何控制，这就是将复杂状态的运动过程分解为一系列状态过程，这就是状态机设计思想。有限状态机是一个广义的时序电路，它能将复杂逻辑分解为众多状态来完成，使复杂逻辑层次分明，是设计复杂电路的方法。根据输入与输出机状态之间的关系，状态机分为两类：摩尔型（moore）状态机和米里型（Mealy）。摩尔型

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