2024年广东开放大学《数字电子电路》形成性考核试题库资料（含答案）

12024年广东开放大学《数字电子电路》形成性考核试题库(含答案)2.一个16选一的数据选择器，其地址输入(选择控制输入)端的个数是()。3.对于JK触发器，欲使新态Qn+1=,应使输入J=K=()。24.数字电路中使用的数制是()。5.二输入端的或非门，其输入端为A、B,输出端为Y,则其表达式Y=()。7.若4位同步二进制加法计数器当前的状态是0111,下一个输入时钟脉冲后，38.若要对50个编码对象进行编码，则至少需A、N型半导体C、P型半导体412.若在编码器中有50个编码对象，则要求输出二进制代码位数为)位。13.在二进制译码器中，若输入有4位代码，则输出有)个信号。14.一片容量为1024字节×4位的存储器，表示有()个存储单元。518.一个两输入端的门电路，当输入为0和1时，输出不是1的门是()。619.需用()片74LS161构成六十进制计数器。B、2片20.如果一个二进制编码器有6位输出代码，则该编码器最多可以对()个输入信号进行编码。21.RS触发器的约束条件是()。22.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者()。A、没有触发器B、没有统一的时钟脉冲控制7A、上升(下降)沿A、2个C、4个25.标准与或式是由()构成的逻辑表达式。828.以下表达式中符合逻辑运算法则的是()。29.若要设计一个脉冲序列为1101001010的序列脉冲发生器，应选用()个触发930.十六路数据选择器，其地址输入端有()个。答案：C31.把一个二进制计数器与一个九进制计数器串联可得到()进制计数器。答案：D34.若由PNP型管组成的共射电路中，输出电压波形如图所示，电路产生了什么失真?()B、底部35.下图四环电阻的阻值应该是()。36.为增大电压放大倍数，集成运放的中间级多采用()。A、共基放大电路B、共集放大电路C、共射放大电路D、共漏放大电路37.下列电路中，不属于组合逻辑电路的是()。A、139.下列哪个是数据选择器()。40.标准与或式是由()构成的逻辑表达式。A、最大项之积B、最小项之积41.二进制数1111100.01对应的十进制数为()。42.在下列逻辑电路中，不是组合逻辑电路的是()。44.对于D触发器，若D=Q,则可完成()触发器的逻辑功能。45.半加器和的输出端与输入端的逻辑关系是()。C、与或非46.JK触发器欲在CP作用后保持原状态，则JK的值是()。47.8位移位寄存器，串行输入时经)个脉冲后，8位数码全部移入寄存器中。A、148.一个T触发器，在T=1时，加上时钟脉冲，则触发器()。50.数字电路中使用的数制是()。A、十进制B、二进制D、八进制52.二输入端的或非门，其输入端为A、B,输出端为Y,则其表达式Y=()。53.与二进制数00100011相应的十进制数是()。54.如若要求集成运放作宽频带放大器，那么集成运放的应选用什么型的?()55.和数据分配器使用相同型号MSI的组合逻辑电路是()。56.在同步计数器中，各触发器状态改变时刻()。57.若输入变量A、B全为1时，输出F=0,则其输入与输出关系是()。59.用8421码表示的十进制数65,可以写成()。60.十进制数24用8421BCD码表示为()。61.下列电路中，不属于组合逻辑电路的是()。62.当晶体管工作在放大区，发射结电压和集电结电压应为()。A、前者反偏、后者也反偏B、前者正偏、后者反偏63.Mealy型时序逻辑电路的输出()。D、边沿D触发器67.在移位寄存器中采用并行输出比串行输出()。68.N个触发器可以构成最大计数长度(进制数)为()的计数器。69.N个触发器可以构成能寄存()位二进制数码的寄存器。70.具有“线与”逻辑功能的门电路有()。A、三态门71.十进制数127.25对应的二进制数为()。72.在纯净的硅晶体中掺入五价元素使之取代晶格中硅原子的位置，形成了()。D、P型半导体73.时序逻辑电路中一定包含()。A、触发器A、将二进制代码转换成0~9数字1.下列8421BCD码中的1000、1001代表十进制数的是()。2.下列关于逻辑函数F=A+(A+B)=(),3.触发器按照逻辑功能的不同可以分为)、()、()和D触发器等几类。C、T触发器4.时序逻辑电路按照其触发器是否有统一的时钟控制分为()时序电路和()时C、通用型6.在逻辑电路中，三极管通常工作在()和()状态。9.基本逻辑门有()、()和()三种。10.计数器按照各触发器是否同时翻转分为()式和()式两种。11.8421BCD码中的1011、1010代表十进制数中的()。12.顺序脉冲发生器可分成()和()两大类。14.JK触发器具有()、()、()和()的逻辑功能。15.多级放大器级间耦合方式有()。17.在下列逻辑电路中，是组合逻辑电路的是()。18.串行加法器的进位信号采用()传递，并行加法器的进位信号采用()传递。20.TTL三态输出门电路有()、()、()三种状态。21.多谐振荡器是一种()电路，它没有(),只有两个()。答案：ABC23.在正逻辑的约定下，“1”表示(),“0”表示()。24.D触发器的特性方程为Qn+1=D,与()无关，所以它没有()。26.下列哪两个数大小是相等的()。A、20(十进制)与14(16进制)B、1001(二进制)与11(八进制)C、1A(16进制)与11010(二进制)D、26(八进制)与10110(二进制)27.时序逻辑电路按照其触发器是否有统一的时钟控制分为()时序电路和()28.两个1位二进制数相加，叫做()。两个同位的加数和来自低位的进位三者相加，叫做()。30.二进制译码器相当于是一个(),便于实现()。31.二进制异步加计数器若用上升沿触发的D触发器组成，则应将()位触发器的端与相邻()一位触发器的时钟信号CP相连。32.逻辑代数又称为代数。最基本的逻辑关系有()三种。33.()与()是互逆的过程。35.单稳态触发器状态有一个()和一个()。36.比较器是比较()的电路；全加器是实现(),并考()的逻辑电路。37.移位寄存器不但可(),而且还能对数据进行()。38.一个()的逻辑电路设计方案就是一个()的方案。39.一个4选1的数据选择器，应具有()个地址输入端()个数据输入端。40.时序逻辑电路的逻辑功能的特点是任何时刻电路的稳定(),不仅和()有关，而且还取决于()。42.漏极开路(OD)门工作时必须外接()和()多个OD门输出端并联到一起可实现()功能。44.锁存器是一种对脉冲()敏感存储单元电路，而触发器是一种对脉冲()敏感46.若要构成七进制计数器，最少用()个触发器，它有()个无效状态。48.JK=01时，具有()功能；JK=10时，具有()功能。49.数字电路按逻辑功能的不同特点可分为两大类，即：()逻辑电路和()逻辑50.下面哪些是属于只读存储器ROM的电路结构()。51.D触发器具有()和()的逻辑功能。53.集电极开路(0C)门工作时必须外接()和()多个0C门输出端并联到一起可实A、S1=156.触发器按照逻辑功能的不同可以分为()、()、()()等几类。A、SR触发器58.0C门的输出端可并联使用，实现()功能；三态门可用来实现()。59.下列哪些元件不是线性元器件()。60.逻辑函数两次求反则还原，逻辑函数的()式再作()变换也还原为它本身。62.数字电路中用“()”和“()”分别表示两种状态，二者无大小之分。63.所谓时序逻辑电路是指电路的输出不仅与当时的()有关，而且与电路的()65.()是一种对脉冲电平敏感的存储单元电路，而()是一2.根据逻辑结构不同，触发器可分为(基本触发器)、(同步触发器)和(边沿触发器)等。3.真值表是将输入逻辑变量的所有可能取值与相应的输出变量函数4.把代码的特定含义翻译出来的过程叫(译码)。8.可以通过置数法，给计数器置0,从而达到复位的目的。9.单稳态触发器状态有一个(稳定状态)和一个(暂稳状态)。10.触发器又称为双稳态电路，因为它具有(两个)稳定的状态。14.一个十进制加法计数器需要由(4个)JK触发器组成。17.两个同位的加数和来自低位的进位三者相加，叫做(全加器)。为“1”),触发器转换到什么状态将不能确定，可能为1态，也可能为0态。21.多谐振荡器不需要外加触发信号，就能自动的输出(矩形)脉冲。23.施密特触发器有两个稳定状态(“0”态和“1”态)27.A/D转换过程四个步骤的顺序是(采样)、(保持)、(量化)、(编码)。30.时序逻辑电路的逻辑功能的特点是任何时刻电路的稳定(输出),不仅和(该时刻的输入信号)有关，而且还取决于(电路原来的状态)31.用文字、符号或者数码表示特定对象的过程叫做(编码)。把代码的特定含义翻译出来的过程叫(译码)。33.方波的占空比为0.5。35.T’触发器具有(翻转)的逻辑功能。36.具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，38.利用反馈归零法获得N进制计数器时，若为异步置零方式，有短暂的过渡状态，不能稳定而是立刻变为0状态。42.寄存器分为(基本寄存器)和(移位寄存器)两种。46.模N计数器可用作N分频器。49.顺序脉冲发生器可分成(计数型)和(移位型)两大类。50.两个1位二进制数相加，叫做(半加器)。51.把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。53.多谐振荡器是一种(自激振荡)电路，它没有(稳态),只有