计算机组成原理-知识串讲

计算机组成原理

——知识串讲关于考试2满分：100分时间：120分钟题型和分值：一、填空题：5个，10分二、选择题：15个，30分三、判断题：6个，6分四、简答题：1个，5分五、计算题：3个，15分六、分析题：2个，18分七、设计题：1个，16分各章内容所占分值3计算机系统概论10分数据的表示和运算22分存储器层次结构

27分

指令系统

10分中央处理器20分总线5分

输入输出系统

6分第1章

计算机系统概论1、计算机系统的层次结构（掌握）4

用编译程序翻译成汇编语言程序用汇编程序翻译成机器语言程序用机器语言解释操作系统用微指令解释机器指令由硬件直接执行微指令软件硬件高级语言级M4汇编语言级M3操作系统级M2一般机器级M1微程序设计级M0第1章

计算机系统概论2、冯诺依曼计算机的特点（掌握）51.计算机由五大部件组成3.指令和数据用二进制表示4.指令由操作码和地址码组成6.以运算器为中心2.指令和数据以同等地位存于存储器，

可按地址寻访5.存储程序按顺序存放第1章

计算机系统概论3、计算机的硬件框图（了解）（1）典型的冯诺依曼计算机结构6存储器输入设备运算器控制器输出设备第1章

计算机系统概论3、计算机的硬件框图（2）以存储器为中心的计算机结构7程序存储器输出设备输入设备运算器控制器数据结果计算第1章

计算机系统概论3、计算机的硬件框图（3）现代计算机的组成8ALUCPU主机I/O设备CU主存第1章

计算机系统概论4、计算机硬件的主要技术指标（掌握）（1）机器字长：CPU一次能处理数据的位数，与CPU中的寄存器位数有关（2）存储容量：存放二进制信息的总位数两种方法：存储单元个数×存储字长：64K×32位字节数：221

=256KB（3）运算速度：主频：指CPU的时钟频率，目前以GHz为主流。时钟周期：计算机内操作的最基本时间单位，数值上=主频倒数。CPI：执行一条指令所需的时钟周期数。MIPS：每秒执行百万条指令。FLOPS：每秒浮点运算次数。9第2章

数据的表示和运算1、几个概念（定义、求解、范围、特点、区别）无符号数、有符号数、真值、机器数、原码、反码、补码、移码、阶码、尾数、基数、规格化2、定点整数、小数的表示及表示范围3、浮点数的表示及表示范围（最大/小正/负数)4、浮点数的规格化（1）原码：尾数最高有效位为1（2）补码：尾数最高有效位与符号位不同（3）若基数不同，则最高有效位做相应变化。10r=2尾数最高位为1r=4尾数最高2位不全为0r=8尾数最高3位不全为0第2章

数据的表示和运算5、算术移位运算11符号位不变1右移

添1左移

添00反码补码原码负数0原码、补码、反码正数添补代码码制第2章

数据的表示和运算6、逻辑移位12逻辑左移逻辑右移低位添0，高位移丢高位添0，低位移丢例如

01010011逻辑左移10100110逻辑右移00101001算术左移算术右移0010011000101001（补码）7、补码加减运算(1)加法(2)减法整数[A]补+[B]补=[A+B]补（mod2n+1）小数[A]补+[B]补=[A+B]补（mod2）A–B=A+(–B

)整数[A

–B]补=[A+(–B

)]补=[A]补+[

–

B]补(mod2n+1)小数[A

–B]补=[A+(–B

)]补(mod2)连同符号位一起相加，符号位产生的进位自然丢掉=[A]补+[

–

B]补第2章

数据的表示和运算解：[A]补[B]补[A]补+[B]补+=0.1011=1.1011=10.0110=[A+B]补验证【例】设A=0.1011，B=–

0.0101求[A+B]补0.1011–0.01010.0110∴A+B

=0.0110第2章

数据的表示和运算设机器数字长为8位（含1位符号位）且A=15，B=24，用补码求A

–B解：A=15=0001111B=24=0011000[A]补+[–

B]补+[A]补=0,0001111[–

B]补=1,1101000=1,1110111=[A

–

B]补[B]补=0,0011000∴A

–B=–1001=–9【例】8、溢出判断(1)一位符号位判溢出参加操作的两个数（减法时即为被减数和“求补”以后的减数）符号相同，其结果的符号与原操作数的符号不同，即为溢出。第2章

数据的表示和运算(2)两位符号位判溢出结果的双符号位相同未溢出结果的双符号位不同溢出最高符号位代表其真正的符号00,×××××11,×××××10,×××××01,×××××【例】已知x=+11/16，y=+7/16，用变形补码求x+y解：因为x=+11/16=0.1011，y=+7/16=0.0111

所以[x]变补=00.1011，[y]变补=00.0111[x+y]变补=[x]变补=00.1011

+[y]变补=00.0111

01.0010符号位为“01”，表示溢出，因第1位符号位为“0”，表示结果的真正符号为正，“01”表示正溢出。9、乘法（了解）乘法运算用加法和移位来实现。10、除法（了解）第2章

数据的表示和运算第2章

数据的表示和运算11、浮点加减运算（1）对阶：小阶向大阶看齐（2）尾数相加（3）尾数规格化：左规（00.0×××,11.1×××）右规（10.×××,10.×××）（4）舍入：0舍1入法恒置1法（5）溢出判断：阶码符号出现01,×××时为上溢，需作溢出处理。17【例】x=0.1101×

210

y=0.1011×

201求x

+y（除阶符、数符外，阶码取3位，尾数取6位）

解：[x]补=00,010;00.110100[y]补=00,001;00.101100①对阶②尾数求和[Δj]补=[jx]补

–[jy]补

=00,01011,111100,001阶差为+1∴Sy1,jy+1∴[y]补'=00,010;00.010110[Sx]补

=00.110100[Sy]补'

=00.010110对阶后的[Sy]补'01.001010++尾数溢出需右规第2章

数据的表示和运算③右规[x+y]补=00,010;01.001010[x+y]补=00,011;00.100101右规后∴x+y=0.100101×2114.舍入在对阶

和右规过程中，可能出现尾数末位丢失引起误差，需考虑舍入(1)

0舍1

入法

(2)

恒置“1”法第2章

数据的表示和运算【例】x=(–—)×2-5

y=(—)×2-45878求x

–

y（除阶符、数符外，阶码取3位，尾数取6位）解：[x]补=11,011;11.011000[y]补=11,100;00.111000①对阶[Δj]补=[jx]补

–[jy]补

=11,01100,10011,111阶差为–1∴Sx1,jx+

1∴[x]补'=11,100;11.101100x=(–0.101000)×2-101y=(0.111000)×2-100+第2章

数据的表示和运算②尾数求和[Sx]补´=11.101100[–Sy]补=11.001000+110.110100③右规[x–

y]补=11,100;10.110100[x–

y]补=11,101;11.011010右规后∴

x

–

y=(–0.100110)×2-11=(–—)×2-31932第2章

数据的表示和运算22第2章

数据的表示和运算12、IEEE754标准单精度浮点数格式与十进制真值的转换（掌握）（1）把十进制数100.25转换成IEEE754短浮点数解：1、进制转换：

100.25＝1100100.01B

2、规格化：

1100100.01＝1.10010001×2110

3、计算阶码：

110+01111111（127）＝10000101

4、有效数（尾数）的符号位：0 阶码：10000101 尾数：10010001000000000000000综合上述可得：100.25的浮点形式为：0100001011001000100000000000000023第2章

数据的表示和运算12、IEEE754标准单精度浮点数格式与十进制真值的转换（掌握）（2）把IEEE754单精度浮点数转换成十进制数：1100000111001001000000000000解：1、浮点数1100000111001001000000000000分割成三部分 符号位：1 阶码：10000011 尾数：1001001000000000000 2、还原阶码：

10000011–01111111（127）＝100 3、该浮点数的规格化形式：

1.1001001×24(其中前面的“1.”从隐含位而来) 4、该浮点数的非规格化形式：

11001.001 5、该浮点数的十进制数为-25.125第2章

数据的表示和运算13、算术逻辑单元ALU（了解）（1）功能：算术运算和逻辑运算（2）组成：做过实验，更应该了解其组成（3）串行进位链（4）并行进位链24第3章

存储器层次结构1、存储器的分类（了解）（1）按存储介质分：半导体存储器、磁表面存储器、磁芯存储器、光盘存储器（2）按存取方式分：随机存储器、只读存储器、串行访问（3）按在计算机的作用分：25磁盘、磁带、光盘、磁盘阵列、网络存储系统等高速缓冲存储器（Cache）存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM第3章

存储器层次结构2、存储器的层次结构（掌握）三级存储架构：高速缓存，主存储器，辅存存储器26存储器作用性能种类cache存储当前经常使用的程序和数据高速存取指令和数据速度快容量小半导体主存存放当前使用的程序和数据，能和cache交换数据和指令中间半导体辅存存放大量的后备程序和数据容量大成本低磁盘磁带光盘第3章

存储器层次结构3、大端方式和小端方式（了解）27【例】按大端、小端方式将0x12345678存入存储器字地址字节地址111098765478563412840字地址字节地址12345678840大端方式(BigEndian)：最高位字节存放在最低位地址，内存从最低地址开始按顺序存放（高位数字先写）。小端方式(LittleEndian)：最低位字节存放在最低位地址，内存从最低地址开始按顺序存放（低位数字先写）。第3章

存储器层次结构4、主存技术指标（掌握）28(2)存储速度(1)存储容量(3)存储器的带宽主存存放二进制代码的总位数读出时间写入时间存储器的访问时间存取时间存取周期读周期写周期单位时间内存储器存取的信息量位/秒第3章

存储器层次结构5、半导体存储芯片的基本结构（掌握）29译码驱动存储矩阵读写电路片选线读/写控制线地址线…数据线…芯片容量1K×4位地址线（单向）数据线（双向）104片选线读/写控制线（低电平写高电平读）（允许读）WE（允许写）OECSCEWE第3章

存储器层次结构6、静态RAM：双稳态触发器（了解）7、动态RAM：电容（了解）8、动态RAM的刷新（掌握）（1）集中刷新（2）分散刷新（3）异步刷新30①集中刷新（存取周期为0.5

s

）“死时间率”为128/4000×100%=3.2%“死区”为0.5

s

×128=64

s

周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936

s）

128个周期（64

s）

刷新时间间隔（2ms）刷新序号••••••tcXtcY••••••以128×128矩阵为例第3章

存储器层次结构tC=tM

+tR读写刷新无“死区”②

分散刷新（存取周期为1

s

）(存取周期为0.5

s

+0.5

s

)以128

×128矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个存取周期…第3章

存储器层次结构③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5

s

）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5

s

若每隔15.6

s

刷新一行每行每隔2ms刷新一次第3章

存储器层次结构第3章

存储器层次结构9、存储器与CPU的连接（掌握）34用1K

×

4位存储芯片组成1K

×

8位的存储器？片(1)位扩展（增加存储字长）10根地址线8根数据线2片DD……D0479AA0•••21142114CSWE第3章

存储器层次结构9、存储器与CPU的连接35

(2)字扩展（增加存储字的数量）用1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线？片2片1K×8位1K×8位D7D0•••••••••••••••WEA1A0•••A9CS0A10

1CS1第3章

存储器层次结构36(3)字、位扩展用1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线8片A8A9A0...D7D0…A11A10CS0CS1CS2CS3片选译码……………………1K×41K×41K×41K×41K×41K×41K×41K×4WE第3章

存储器层次结构例4.1

解:

(1)写出对应的二进制地址码(2)确定芯片的数量及类型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位(3)分配地址线A10~A0接2K

×

8位ROM的地址线A9~A0接1K

×

4位RAM的地址线(4)确定片选信号CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU与存储器的连接图………(1)高位交叉M0……M1……M2M3…………体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111顺序编址10、多体交叉存储器（掌握）第3章

存储器层次结构高位交叉结构特点：某个模块进行存取时，其他模块不工作。优点：某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点：各模块串行工作，存储器的带宽受到了限制。第3章

存储器层次结构M0……M1……M2M3…………

体号体内地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各个体轮流编址第3章

存储器层次结构低位交叉结构特点：连续地址分布在相邻的不同模块内，同一个模块内的地址是不连续的。优点：对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。缺点：连续存取时各模块都要工作。适用于成批数据的读取。第3章

存储器层次结构低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期启动存储体0启动存储体1启动存储体2启动存储体3第3章

存储器层次结构

设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足T＝4τ。连续读取4个字所需的时间为

T＋(4

－1)τ【例】设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出8个字和800个字，问顺序存储器和交叉存储器的带宽各是多少?解：(1)顺序存储器和交叉存储器连续读出x=8个字的信息总量是：

q=64bit×8=512bit顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t顺序=x×

T=8×200ns=1600ns=1.6×10-6s;t交叉=T+(x-1)τ=200ns+7×50ns=550ns=5.5×10-7s;

顺序存储器和交叉存储器的带宽分别是：W顺序=q/t顺序=512b÷(1.6×10-6)s=320×106b/s=320Mb/s;W交叉=q/t交叉=512b÷(5.5×10-7)s=931×106b/s=931Mb/s;第3章

存储器层次结构(2)顺序存储器和交叉存储器连续读出x=800个字的信息总量是：q=64bit×800=51200bit顺序存储器和交叉存储器连续读出800个字所需的时间分别是：t顺序=x×T=800×200ns=160000ns=1.6×10-4s;t交叉=T+(x-1)τ=200ns+799×50ns=40150ns=4.015×10-5s;

顺序存储器和交叉存储器的带宽分别是：W顺序=q/t顺序=51200b÷(1.6×10-4)s=320×106b/s=320Mb/sW交叉=q/t交叉=51200b÷(4.015×10-5)s=1275.2×106b/s=1275.2Mb/s第3章

存储器层次结构第3章存储器层次结构11、cache的工作原理（掌握）（1）cache的基本结构将Cache和主存分成若干大小相等的块，每块由若干字组成。因cache容量远小于主存，它保存的信息只是主存中部分块的副本。设主存有2n个字，地址n位，将其分为M=2m块（block），每块B=2b个字。即主存地址n=m+b，高m位表主存块地址，低b位表块内地址。Cache地址为（c+b），高c位是cache块地址，cache总块数C=2c，低b位是块内地址，每块B=2b个字。Cache块内字数与主存块内字数相同。第3章存储器层次结构(2)主存和缓存的编址主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号主存字块标记，用来表示当前存放的是哪一个主存块，该标记的内容相当于主存块的编号【例】CPU执行一段程序时，Cache完成存取的次数为1900次，主存完成存取的次数为100次，已知Cache存取周期为50ns，主存存取周期为250ns，求Cache-主存系统的命中率、平均访问时间、效率，以及采用Cache后存储器性能提高多少？解：(1)命中率：1900/(1900+100)=0.95(2)平均访问时间：50ns×0.95+250ns×(1-0.95)=60ns(3)效率：50ns/60ns=83.3%(4)性能提高：250ns/60ns-1=3.17倍第3章存储器层次结构(3)Cache的写操作Cache的写入通常有两种方式：第一种方式是暂时只向cache写入，并用标志位（脏位dirty）加以说明，直到经过修改的字块被从cache中替换出来时才一次写入主存，这种方式称为写回法（write-back）。第二种方式是每次写入cache时也同时写入主存，使cache和主存保持一致，称写直达法、全写法（write-through）。第3章存储器层次结构(4)Cache-主存的地址映射常用的三种地址映射方式：直接映射、全相联映射、组相联映射第3章存储器层次结构假设：Cache：8块=23，每块4个字=22，地址：c+b=3+2主存：256块=28，每块4个字=22，主存地址：m+b=8+2主存分32区=25，每区8块=23，主存地址：t+c+b=5+3+2主存块标记：主存高t位有效位：1位直接映射规则：将主存按cache块数分区，各区中相同序号的块只能映射到cache中相应序号的块中。Cache第0块：可与32个区中的第0块对应（1vs32）主存第0块：只能与cache的第0块对应（1Vs1）i=j

mod

8第i块第j块第3章存储器层次结构【例】假设主存容量为512KB，cache容量为4KB，每个字块为16个字，每个字为32位。（1）cache地址有多少位？可容纳多少块？（2）主存地址有多少位？可容纳多少块？（3）在直接映射方式下，主存的第几块映射到cache中的第5块（设起始字块为第1块）（4）画出直接映射方式下的主存地址字段中各段的位数。第3章存储器层次结构【例】假设主存容量为512KB，cache容量为4KB，每个字块为16个字，每个字为32位。（1）cache地址有多少位？可容纳多少块？【解】

（1）cache容量为4KB=212B，即cache地址为12位，c+b=12。每个字32位=4B，每个字块为16个字，则每字块16×4B=26B，则每个字块的块内地址为6位，即b=6。c=12-b=6，C=26=64块。第3章存储器层次结构【例】假设主存容量为512KB，cache容量为4KB，每个字块为16个字，每个字为32位。（2）主存地址有多少位？可容纳多少块？【解】（2）主存容量512KB=219B，即主存地址为19位。m=19-b=13。M=213=8192块。第3章存储器层次结构【例】假设主存容量为512KB，cache容量为4KB，每个字块为16个字，每个字为32位。（3）在直接映射方式下，主存的第几块映射到cache中的第5块（设起始字块为第1块）【解】（3）i=jmodCi是cache的字块号，j是主存的字块号，C为Cache的字块数量为26=64块，主存的字块数量为213=8192块。i=5，主存的字块数分别是5，64+5，…，(27-1)26+5，共128个块。第3章存储器层次结构【例】假设主存容量为512KB，cache容量为4KB，每个字块为16个字，每个字为32位。（4）画出直接映射方式下的主存地址字段中各段的位数。【解】m=13，c=6，b=6，即得到t=7位。主存地址为：主存字块标记Cache字块地址字块内地址7位6位6位第3章存储器层次结构全相联映射示意图假设：Cache：8块=23，每块4个字=22，地址：c+b=3+2主存：256块=28，每块4个字=22，主存地址：m+b=8+2主存块标记：主存高m位有效位：1位全相联映射规则：主存中任一个块可映射到cache中任一块的位置。Cache第0块：可与256块中的任一块对应（1vs256）主存第0块：可与cache中的任一块对应（1Vs8）第3章存储器层次结构01234567组相联映射示意图组相联映射规则：将主存按cache组数分区，各区中相同序号的块能映射到cache中相应序号的组中任意块位置。Cache第0组任意块：可与64个区中的第0块对应（1vs64）主存第0块：只能与cache第0组内的任一块位置对应（1Vs2）i=j

mod

4第i组第j块假设：Cache：8块=23，4组=22，每组2块=21，每块4字=22，地址：q+r+b=2+1+2主存：256块=28，每块4个字=22，主存地址：m+b=8+2主存分64区=26，每区4块=22，主存地址：s+q+b=6+2+2主存块标记：主存高s位有效位：1位0123组第3章存储器层次结构第4章

指令系统1、指令格式（1）四地址指令（2）三地址指令（3）二地址指令（4）一地址指令（5）零地址指令2、指令格式分析和设计（参见课本P121、129、137的例题和习题）3、CISC和RISC的特点62第4章

指令系统4、指令寻址：顺序、跳跃5、数据寻址(掌握）（1）立即数（2）直接寻址：EA=A（3）隐含寻址（4）间接寻址：EA=（A）（5）寄存器寻址：EA=R（6）寄存器间接寻址：EA=（R）（7）基址寻址：EA=（BR）+A（8）间址寻址：EA=（IX）+A（9）相对寻址：EA=（PC）+A（10）堆栈寻址63第5章中央处理器1、CPU中各寄存器的名称及功能（1）指令寄存器IR（2）程序计数器PC（3）数据寄存器DR/MDR（4）地址寄存器AR/MAR（5）通用寄存器R2、指令周期概念CPU从内存取出并执行一条指令所需的全部时间。64第5章中央处理器3、指令周期的数据流（1）取指周期（微操作及对应功能说明）65MDRCUMARPCIR存储器CPU地址总线数据总线控制总线IR+1第5章中央处理器3、指令周期的数据流（2）间址周期（微操作及对应功能说明）66MDRCUMARCPU地址总线数据总线控制总线PCIR存储器MDR第5章中央处理器3、指令周期的数据流（3）中断周期（微操作及对应功能说明）67MDRCUMARCPU地址总线数据总线控制总线PC存储器第5章中央处理器4、影响流水线性能的因素（1）结构相关（2）数据相关（3）控制相关5、流水线性能指标（1）吞吐率：单位时间内流水线所完成指令数量（2）加速比：流水线的速度与非流水线的速度之比（3）效率：流水线各功能段的利用率（4）流水线时空图：参见P17068第5章中央处理器6、控制器（1）取指、间址、执行和中断周期的微操作命令（2）指令周期、机器周期、时钟周期、节拍的概念（3）机器指令、程序、微指令、微程序、控制存储器、水平型微指令、垂直型微指令的概念（4）微指令的编码方式（5）微程序控制器和硬连线控制器的优缺点（6）操作控制字段的设计69第6章

总线1、总线的定义（掌握）

总线是连接各个部件的信息传输线，是各个部件共享的传输介质，具有分时、共享的特点。2、总线分类（掌握）（1）片内总线：芯片内部的总线（2）系统总线：计算机各部件之间的信息传输线，根据系统总线传输信息的不同，分为数据总线、地址总线和控制总线。（3）通信总线：用于计算机系统之间或计算机系统与其他系统（如控制仪表、移动通信等）之间的通信。70第6章

总线3、总线性能指标（掌握）（1）总线宽度：数据线的根数（2）总线传输周