全国大学生电子设计竞赛-通信培训教程

全国大学生电子设计竞赛——通信类培训教程2011年全国大学生电子设计竞赛试题参赛注意事项（1）2011年8月31日8:00竞赛正式开始。本科组参赛队只能在【本科组】题目中任选一题；高职高专组参赛队在【高职高专组】题目中任选一题，也可以选择【本科组】题目。（2）参赛队认真填写《登记表》内容，填写好的《登记表》交赛场巡视员暂时保存。（3）参赛者必须是有正式学籍的全日制在校本、专科学生，应出示能够证明参赛者学生身份的有效证件（如学生证）随时备查。（4）每队严格限制3人，开赛后不得中途更换队员。（5）参赛队必须在学校指定的竞赛场地内进行独立设计和制作，不得以任何方式与他人交流，包括教师在内的非参赛队员必须迴避，对违纪参赛队取消评审资格。（6）2011年9月3日20:00竞赛结束，上交设计报告、制作实物及《登记表》，由专人封存。简易数字信号传输性能分析仪（E题）【本科组】（一）、任务设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。简易数字信号传输性能分析仪的框图如图1所示。图中，V1

和V1-clock

是数字信号发生器产生的数字信号和相应的时钟信号；V2

是经过滤波器滤波后的输出信号；V3是伪随机信号发生器产生的伪随机信号；V2a

是V2

信号与经过电容C的V3信号之和，作为数字信号分析电路的输入信号；V4

和V4-syn

是数字信号分析电路输出的信号和提取的同步信号。（二）、要求

1．基本要求（1）设计并制作一个数字信号发生器：

a）数字信号V1

为f1(x)=1+x

2

+x

3

+x

4

+x8的m序列，其时钟信号为V1-clock；

b）数据率为10~100kbps，按10kbps步进可调。数据率误差绝对值不大于1％；

c）输出信号为TTL电平。（2）设计三个低通滤波器，用来模拟传输信道的幅频特性：

a）每个滤波器带外衰减不少于40dB/十倍频程；

b）三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对值不大于10％；

c）滤波器的通带增益AF

在0.2~4.0范围内可调。（3）设计一个伪随机信号发生器用来模拟信道噪声：

a）伪随机信号V3

为f2(x)=1+x+x4

+x

5

+x

12的m序列；

b）数据率为10Mbps，误差绝对值不大于1％；

c）输出信号峰峰值为100mV，误差绝对值不大于10%。（4）利用数字信号发生器产生的时钟信号V1-clock进行同步，显示数字信号V2a

的信号眼图，并测试眼幅度。2．发挥部分（1）要求数字信号发生器输出的V1

采用曼彻斯特编码。（2）要求数字信号分析电路能从V2a

中提取同步信号V4-syn

并输出；同时，利用所提取的同步信号V4-syn

进行同步，正确显示数字信号V2a

的信号眼图。（3）要求伪随机信号发生器输出信号V3

幅度可调，V3

的峰峰值范围为100mV~TTL电平。（4）改进数字信号分析电路，在尽量低的信噪比下能从V2a

中提取同步信号V4-syn，并正确显示V2a

的信号眼图。（5）其他。三、说明

1、在完成基本要求时，数字信号发生器的时钟信号V1-clock

送给数字信号分析电路（图1中开关S闭合）；而在完成发挥部分时，V1-clock

不允许送给数字信号分析电路（开关S开）。

2、要求数字信号发生器和数字信号分析电路各自制作一块电路板。

3、要求V1、V1-clock、V2、V2a、V3

和V4-syn

信号预留测试端口。

4、基本要求（1）和（3）中的两个m序列，根据所给定的特征多项式f1

(x)和f2

(x)，采用线性移位寄存器发生器来生。

5、基本要求（2）的低通滤波器要求使用模拟电路实现。

6、眼图显示可以使用示波器，也可以使用自制的显示装置。

7、发挥部分（4）要求的“尽量低的信噪比”，即在保证能正确提取同步信号V4-syn

前提下，尽量提高伪随机信号V3

的峰峰值，使其达到最大，此时数字信号分析电路的输入信号V2a

信噪比为允许的最低信噪比。四、评分标准解析：1.硬件设计

1.1可变时钟源电路设计用单片机AT89S51控制由AD9851组成的DDS电路，产生频率可变的方波，给m序列提供时钟信号。时钟源电路主要包括单片机AT89S51的最小系统、DDS电路、LCD12864显示电路以及矩阵键盘电路。其中单片机的最小系统包括复位电路与晶振电路。DDS模块主要有AD9851及其外围电路组成。可变时钟源电路的系统框图如图1所示。4.1幅度调制的原理图1可变时钟源电路的系统框图

从图1中可以看出通过矩阵键盘向单片机AT89S51输入所需信号源的频率，单片机通过控制AD9851来产生对应频率的方波，并且通过LCD12864显示屏把有关数据显示出来。1.1.1单片机最小系统设计设计的单片机最小系统如图2所示。

AT89S51是一种低功耗，高性能COMS8位单片机，片内含4k字节ISP的可反复擦写1000次的Flash只读程序存储器，器件采用ATMEL公司的高密度、非易失性存储技术制造，兼容标准MCS-51指令系统及80C51引脚结构，芯片内集成了通用8位中央处理器和ISPFlash存储单元。含有6个中断源，有片内振荡器和时钟电路。AT89S51单片机实现了ISP的在线下载功能，方便下载操作。从图2中可以看出，复位电路由上电复位与按键复位两个电路组成，电容C与电阻R2组成了上电复位电路。在接通电源瞬间，电容C3上的降压很小，电阻R2上的电压接近电源电压，此时电容开始充电，在电容充电的过程中RST端电压逐渐下降，当RST端的电压小于某一数值后，单片机脱离复位状态。因为单片机的管脚RST的高电平有效时间大于10ms，CPU才会复位。所以电容尽量取大一点，使充电时间T=RC大于10ms。增加手动复位按键是为了避免死机时无法可靠复位。当复位按键按下后电容C通过R1开始放电。当电容C放电结束后，RST端的电位由R1与R2分压比决定。由于R1<<R2，因此RST为高电平，CPU处于复位状态，松手后，电容C开始充电，RST端电位逐渐下降，CPU脱离复位状态。R1的作用在于限制按键按下瞬间电容C3的放电电流，避免产生火花，以保护按键触电。晶振电路，是XTAL1与XTAL2处接的晶振（呈感性）与电容组成的并联谐振回路，构成一个自激振荡器向内部时钟电路提供振荡时钟。振荡器的频率主要取决于晶振的振荡频率，一般晶体可在1.2～12MHz之间任选，电容C1、C2的值则有微调的作用，通常取30PF左右。单片机的31脚（/VPP）为片外程序存储选用端。该引脚有效（低电平）时，只选用片外程序存储器，否则单片机上电或复位后选用片内程序存储器。单片机自带的4K字节的存储器空间已经够用，无需外部存储器，所以使该引脚接高电平。1.1.2DDS电路设计设计的DDS电路如图3所示。

从图3中可以看出，DDS电路的主要元器件就是AD9851,AD9851可以产生一个稳定的频率和相位且可数字化编程的模拟正弦波输出。此正弦波在其内部可以转化为方波成为设计所需的时钟发生器。AD9851采用的高速内核可接受32位频率控制字，180MHz系统时钟，分辨率0.04HZ。该AD9851包含一个特有的6×REFCLK倍乘器电路，因此无需高速外部晶振，可以采用30MHz晶振。

AD9851的外围接着的30MHz的有源晶振，为AD9851提供时钟信号。用单片机的P3.0控制单片机的WCLK脚，用P3.1控制FQUD脚，用P3.2控制RESET脚，单片机的P1数据口与AD9851的数据端口进行通信。一般情况下，AD9851的IOUT管脚输出可变频率的正弦波，把IOUT与VINP短接，VOUTP与VOUTN都可以输出频率可变的方波，两个方波的波形是反相的。DDS的电路中有两个地，分别是数字地与模拟地，为了防止两个地之间相互影响，中间接一个0Ώ的电阻。

1.1.3显示电路设计显示电路的显示屏选用LCD12864C-2液晶显示屏，该液晶显示屏是一种内部含有国标一级、二级简体中文字库的点阵图形液晶显示模块；其显示分辨率为128×64,内置8192个16×16点汉字和128个16×8点ASCII字符集。可以显示8×4行16×16点阵的汉字，也可完成图形显示。设计的LCD12864C-2电路如图4所示。

图4LCD12864C-2电路

从图4中可以看出，显示屏的IO口与单片机的P2口相接，显示屏的三个控制端中RS与单片机的P3.5连接，RW与P3.6连接，E与P3.7连接。通过调节电位器R来调节显示屏的亮度。19脚与20脚分别是显示屏的背光的正极与负极，则分别接电源的正极（+5V）。1.2信号发生器电路设计

1.2.1m序列电路设计

m序列是由移位寄存器加反馈后形成的。m序列又叫伪随机序列，是不能预先确定并且可以重复实现的序列。设计的数字信号发生器是8级伪随机序列，其本原多项式为f1(x)=1+x2+x3+x4+x8,m序列发生器的结构图如图5所示。

图5m序列发生器的结构图

图6m序列电路

1.2.2曼彻斯特码发生器电路设计曼切斯特码又称双相码,是用一个周期的正负对称方波表示“0”，而用其反相波形表示“1”。“0”码用“01”两位码表示，“1”码用“10”两位码表示。如： 消息码：11001

0

1

双相码：10100101100110

双相码波形是一种双极性NRZ波形，只有极性相反的两个电平。它在每个码元间隔的中心点都存在电平跳变，所以含有丰富的位定时信息，且没有直流分量，编码过程也简单。缺点是占用带宽加倍，使频带利用率降低。设计的曼切斯特码电路如图7所示。

图7曼切斯特码发生器的电路设计原理图

1.2.3伪随机信号发生器电路设计伪随机信号仍为m序列，在此设计系统中作为噪声与低通滤波器一起来模拟信道，其本原多项式为f2(x)=1+x+x4+x5+x12,是12级伪随机码序列发生器，伪随机信号发生器的结构图如图8所示。图8伪随机信号发生器的结构图

图9伪随机信号发生器电路从图9可以看出，伪随机信号发生器的10MHz的时钟信号由FPGA电路产生，在FPGA平台下，用数字锁相环法做一个五分频模块[6]，FPGA芯片EP2C8Q208C8N的22脚接的是FPGA开发板的50MHz的晶振。50MHz的方波经过五分频模块后就可以转换成题目要求的10MHz的时钟信号。伪随机信号的电路设计的原理与m序列的电路设计原理相同。

为了使伪随机序列的输出信号峰值为100mV~TTL电平，可使用AD7520对伪随机信号的幅度进行调节。AD7520是一个十位CMOS数模转换器，采用倒T形电阻网络，模拟开关是CMOS型的，也同时集成在芯片上，但运算放大器是外接的。伪随机信号幅度可调电路的设计原理图如图10所示。

图10伪随机信号幅度可调电路的设计原理图

1.3低通滤波器电路设计无源滤波器随着负载的增大，通带内放大倍数将下降，通带截止频率会升高，即无源滤波器电路的通带放大倍数及其截止频率都随着负载而变化，这不符合信号处理的要求。为了解决这个缺点在无源滤波器和负载之间加一级运算放大器，由于运算放大器的输入电阻很大，输出电阻趋近于0，带负载能力大大提高。滤波器的截止频率由RC的值确定，不受负载的影响而且运放还有一定的电压放大和缓冲作用；用放大器隔离输入和输出端，使之可使用多级串联方式连接电路。根据频率特性的基本知识可知，电路中RC环节越多，阶数越高，过渡带将越窄，滤波效果更理想。经参阅有关资料，发现巴特沃斯滤波器比较适合设计需要的滤波器设计的要求，巴特沃斯滤波器的特点是带内信号幅度比较平坦。

要求设计有三个滤波器，第一个滤波器的要求是100KHz处衰减为3dB，带外衰减不少于40dB/十倍频程，截止频率误差不大于10%，滤波器的通带增益Af在2.0～4.0之间可调。此滤波器的陡度系数As=fs/fc=10，即在As为10时，带外衰减至少为40db。巴特沃斯滤波器的2阶滤波器可以达到题目要求。由于要求带内增益可调，所以在滤波器后面要加一个可调增益的运放电路。巴特沃斯滤波器的单元模块电路图如图11所示。

图11巴特沃斯滤波器的单元模块电路图

该滤波器的两个复数极点：α=0.5，β=0.866.所以，双极点滤波器元件值为：

一阶中电容值为：频率变换系数：FSF=2∏fc=2×3.14×100000=6.28×107阻抗变换系数Z取1000；则

用分C01、C02、C03别代替上面的C1,C2,C3；1Ώ电阻变换成1KΏ即可。同理，截止频率为200K,500K的滤波器设计方法一样，得出三种滤波器的电路图为：

截止频率fc=100kHz的滤波器电路图如图12所示。截止频率fc=200kHz的滤波器电路图如图13所示。

图13截止频率fc=200kHz的滤波器电路图

截止频率fc=500kHz的滤波器电路图如图14所示。

图14截止频率fc=500kHz的滤波器电路图

1.4数字信号分析电路设计

图15数字锁相环的原理框图

数字锁相环的原理框图如图15所示，它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。其中，控制器包括图中的扣除门、附加门和或门。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。

位同步脉冲的相位调整过程如图16所示。

数字信号分析电路的原理图如图17所示。

图17数字信号分析电路的原理图

从图17中可以看出此电路可以提取出曼切斯特码中的同步信号，同步信号作为眼图的显示做准备。该电路图中从inclk输入DDS电路产生的可变时钟信号，从input输入本地时钟信号，本地时钟信号是DDS时钟信号的4倍。时钟信号从inclk进入，产生曼切斯特码，然后进入有超前模块与滞后模块组成的相位比较器。本地时钟经过脉冲变形电路后，转换成窄脉冲，再分别经过由或门和与门组成的扣除门、附加门，再经过一个四分频电路，产生的信号到相位比较器中进行与接受码元信号进行比较，比较后再进行扣除脉冲或者附加脉冲，最后从output端输出提取的同步信号。图18变换电路“DCFO”模块电原理图

变换电路“DCFO”模块电原理如图18所示。

“超前”脉冲成形电路“chaoqian”模块电原理如图19所示。

图19“超前”脉冲成形电路“chaoqian”模块电原理“滞后”脉冲成形电路“zhihou”模块电原理如图20所示。

图20“滞后”脉冲成形电路“zhihou”模块电原理1.5扫描信号的电路设计示波器显示波形的原理是将被测信号Uy加到示波器的Y轴偏转板上，同时产生一路锯齿波信号Ux加到X轴偏转板上。由于锯齿波的电压与时间是线性关系，示波器内部的电子束在锯齿波的信号作用下，将沿着水平方向匀速移动，而Y轴偏转板上的被测电压信号使电子束上、下移动，在X与Y两对偏转板的共同作用下，荧光屏上电子束运动的轨迹就可以显示出被测电压信号Uy的波形。电子束在锯齿波电压的控制下不断的从左到右沿X轴移动，光点在荧光屏上的位置可通过调节Y轴和X轴两个方向的位移来决定，当扫描信号的周期是被测波形周期的整数倍时，将显示出稳定的波形，改变扫描信号的周期就可以实现波形的基本稳定。

一般波形的显示采用的是示波器的内触发。题目要求眼图的显示采用示波器的外触发模式，并且只能使用示波器的显示屏。眼图的形成是利用示波器的余辉作用，扫描所得的每一个码元波形重叠在一起。所以可以利用示波器的X-Y模式产生符合题目要求的眼图。在X-Y的模式下，从CH1通道进入的信号就到了示波器的X轴，从CH2通道进入的信号就到了示波器的Y轴，用X轴的信号去扫描Y轴的信号。因此，在X-Y的模式下，把锯齿波从CH1通道输入，数字信号从CH2通道输入，调节锯齿波的扫描频率，即可得到眼图。眼图的显示需要锯齿波作为扫描信号，m序列眼图的扫描信号的做法是：采用AVR单片机产生占空比为90%的矩形波，此矩形波再经过由运算放大器组成的积分电路变换成频率可变的锯齿波，此锯齿波可以当做m序列的扫描信号。在示波器的X-Y模式下，将一定频率的m序列输入到示波器的CH2通道，将锯齿波输入到CH1通道，通过按键调节锯齿波的频率，使锯齿波的频率与m序列的时钟信号频率相等，便可以观察到眼图。曼切斯特码的眼图的显示：从曼切斯特码中提取同步信号，由于此同步信号为占空比不为50%的矩形波，所以将其直接通过运算放大器组成的积分电路就可以变换成需要的锯齿波。在示波器的X-Y的模式下，将一定频率的曼切斯特码输入到示波器的CH2通道，将用同步信号变换成的锯齿波输入到CH1通道，就可以直接显示眼图。在显示眼图的操作过程中不用动示波器，满足题目要求。矩形波变换成锯齿波的电路采用集成运算放大器做的积分电路，其电路的性能稳定，带负载能力强。锯齿波产生电路原理图如图21所示。

图21锯齿波产生电路原理图

图21中，要将矩形波变换成锯齿波，就要对矩形波的每半个周期分别进行不同方向的积分运算。因此，积分时间都等于t=T/2；假设要变换的波形为频率为50kHz，幅度为2V的方波。则积分时间为由于UA741的最大输出电压U=10V,所以的值需要满足

取积分电阻R=10K，所以积分电容为

图21中Rf是积分漂移泄漏电阻，用来防止积分漂移所造成的饱和或截止现象，为了减少误差，通常要求Rf=10R=100K；平衡电阻Rp=Rf//R=10K。所以得到如图21的电路图。分析计算过程知，积分时间的大小决定的是锯齿波的幅度大小，设计对幅度无要求，即在RC不变的情况下，可以为不同频率的方波做积分电路。实验证明，此电路图可以积分的频率达到10KHz—200KHz,超过这个频率范围，锯齿波会失真，而这个频率范围满足题目要求。2.软件设计

2.1频率可调时钟源程序设计采用单片机AT89S51控制由AD9851构成的DDS电路产生10K～100k频率可调的时钟信号，用来给m序列提供时钟信号。AD9851的原理公式为：

其中，N为频率控制字的位数，其值为32，是系统时钟,即180MHz，为频率控制字，为输出信号的频率。

在DDS程序中，根据输出的频率，单片机把频率控制字给AD9851，AD9851根据频率控制字将需要的波形输出。可调时钟源的程序设计流程图如图21所示。

图21可调时钟源的程序设计流程图2.2频率可调矩形波程序