第六章-用户定义原语

第六章用户定义原语本章讲述VerilogHDL指定用户定义原语（UserDefinePrimitive,UDP）的能力。UDP的实例语句与基本门的实例语句完全相同，即UDP实例语句的语法与基本门的实例语句语法一致。6.1UDP的定义使用具有如下语法的UDP说明定义UDP。primitiveUDP_name

(OutputName,List_of_inpu);Output_declarationList_of_input_declarations[Reg_declaration][Initial_statement]tableList_of_tabel_entriesendtableendprimitiveUDP的定义不依赖于模块定义，因此出现在模块定义以外。也可以在单独的文本文件中定义UDP。UDP只能有一个输出和一个或多个输入。第一个端口必须是输出端口。此外，输出可以取值0、1或x(不允许取z值)。输入中出现值z以x处理。UDP的行为以表的形式描述。在UDP中可以描述下面两类行为：1)组合电路2)时序电路(边沿触发和电平触发)6.2组合电路UDP在组合电路UDP中，表规定了不同的输入组合和相对应的输出值。没有指定的任意组合输出为x。教材【例8.3】1位全加器进位输出UDP元件primitivecarry_udp(cout,cin,a,b);inputcin,a,b;outputcout;table//cinab:cout//真值表000:0;010:0;001:0;011:1;100:0;101:1;110:1;111:1;endtableendprimitive教材【例8.5】用简缩符“？”表述的1位全加器进位输出UDP元件primitivecarry_udpx2(cout,cin,a,b);inputcin,a,b;outputcout;table//cinab:cout//真值表?00:0;//只要有两个输入为0，则进位输出肯定为00?0:0;00?:0;?11:1;//只要有两个输入为1，则进位输出肯定为11?1:1;11?:1;endtableendprimitive字符?代表不必关心相应变量的具体值，即它可以是0、1或x。输入端口的次序必须与表中各项的次序匹配，即表中的第一列对应于原语端口队列的第一个输入(例子中为cin

)，第二列是a，第三列是b。6.3时序电路UDP在时序电路UDP中，使用1位寄存器描述内部状态。该寄存器的值是时序电路UDP的输出值。共有两种不同类型的时序电路UDP：一种模拟电平触发行为；另一种模拟边沿触发行为。时序电路UDP使用寄存器当前值和输入值决定寄存器的下一状态(和后继的输出)。教材【例8.7】电平敏感的1位数据锁存器UDP元件primitivelatch(Q,clk,reset,D);inputclk,reset,D;outputQ;reg

Q;initialQ=1'b1;//初始化table//clkresetD:state:Q?1?:?:0;//reset=1，则不管其他端口为什么值，输出都为0000:?:0;//clk=0，锁存器把D端的输入值输出001:?:1;10?:?:-;//clk=1，锁存器的输出保持原值，用符号“-”表示endtableendprimitive“-”字符表示值“无变化”。

【例8.8】上升沿触发的D触发器UDPprimitiveDFF(Q,D,clk);outputQ;inputD,clk;reg

Q;table//clkD:state:Q(01)0:?:0;//上升沿到来，输出Q=D(01)1:?:1;(0x)1:1:1;(0x