2025年CPU设计专项训练卷

2025年CPU设计专项训练卷考试时间：______分钟总分：______分姓名：______一、1.简述冯·诺依曼体系结构和哈佛体系结构的主要区别及其对CPU设计的影响。2.什么是RISC指令集架构？列举并简述RISC指令集通常具有的几条基本原则。3.CPU中主要包含哪些寄存器？请分别说明通用寄存器、程序计数器(PC)、指令寄存器(IR)、累加器等的作用。二、4.描述一条典型指令（如R型指令）在单周期CPU中的执行过程。假设该指令需要从内存读取操作数，请说明数据流向。5.什么是数据通路？绘制简图（文字描述形式即可，无需实际图形）说明单周期CPU的数据通路结构，并标明主要的数据流。6.控制器如何产生取指阶段、译码阶段、执行阶段、访存阶段和写回阶段所需的控制信号？简述硬布线控制器和微程序控制器在控制信号生成方式上的主要区别。三、7.假设一条指令需要执行n个阶段，每个阶段耗时均为1个时钟周期。采用流水线技术将该指令序列处理，流水线深度为k（k≤n）。若流水线存在k-1个流水线气泡（stalls），计算该指令序列的完成时间（总执行时间）。8.列举流水线中可能出现的三种主要冒险类型。简述数据冒险的一种解决方法（如数据旁路），并说明其原理。9.什么是控制冒险？采用分支目标缓冲（BTB）进行分支预测的基本思想是什么？BTB可能产生两种类型的预测错误，请分别说明。四、10.解释存储层次结构的设计思想。为什么需要采用多级存储器构成存储层次？11.某CPU主存地址为32位，Cache直接映射，共有128个块，每个块大小为128字节。请计算主存地址中哪些位用于标识Cache块号？若访问的Cache块命中，计算从主存读取一个字（64位）数据需要多少次访存操作？若未命中，则需先从主存加载整个Cache块，再访问所需数据，计算从主存读取一个字（64位）数据需要多少次访存操作？12.什么是Cache的写策略？简述写回（Write-Back）策略的基本原理，并说明其可能带来的问题以及相应的解决方案（如通过无效化Invalidation机制）。五、13.什么是虚拟存储器？它与物理主存之间通过什么机制进行映射？简述页面置换算法的基本思想。14.某多核处理器有4个处理核心，每个核心支持SMT技术，可以同时执行2个线程（Warp/Thread）。假设处理器每个时钟周期可以完成4个整数运算（如ADD指令）。当运行一个包含100个ADD指令的线程时，该多核处理器（在理想情况下，无冲突、无延迟）每时钟周期最多可以完成多少个ADD指令？如果该线程被分配给一个支持SMT的核心执行，其执行速度相比不使用SMT的单个核心快多少倍？六、15.设计一个简单的4位二进制加法器-减法器电路。要求当控制信号Sub=0时，实现加法功能；当控制信号Sub=1时，实现减法功能（利用二进制补码减法）。请描述电路的基本设计思路，并说明需要哪些控制信号以及如何实现功能切换。试卷答案一、1.冯·诺依曼结构将程序指令和数据存储在同一个存储器中，CPU通过同一总线访问指令和数据，指令和数据的存储格式通常相同。哈佛结构将指令和数据存储在两个独立的存储器中，并使用不同的总线分别访问指令和数据，指令和数据的存储格式也可能不同。冯·诺依曼结构简单，但存在指令和数据访问的冲突，影响吞吐率。哈佛结构提高了指令获取和数据处理的速度，适合对速度要求高的系统，但结构复杂，成本较高。2.RISC（精简指令集计算机）指令集架构的特点包括：指令格式规整、指令执行时间单一（单周期执行）、指令功能简单、大部分指令寄存器间直接操作（Load/Store指令除外）、指令集规模相对较小等。基本原则包括：指令格式简单规整，便于硬件实现和流水线处理；指令功能简单，单周期执行，减少指令译码复杂度；寄存器数量多且功能强，减少访存次数；以Load/Store指令访问主存，其他操作均在寄存器间进行；采用延迟槽或指令集扩展等技术解决控制冒险。3.通用寄存器用于暂存运算中的操作数和中间结果。程序计数器(PC)存储下一条要执行的指令的地址。指令寄存器(IR)暂存当前正在执行的指令。累加器用于存放运算结果或参与运算的数之一，是ALU的重要输入。二、4.单周期CPU执行R型指令（如ADDR1,R2,R3）的过程：1.取指阶段：从内存地址PC中获取指令，指令放入IR；PC自增指向下一条指令地址。2.译码阶段：控制器根据IR中的操作码生成相应的控制信号，并从IR中读取源寄存器编号R2、R3，将地址发送到寄存器组，同时发出读信号。3.执行阶段：控制器发出执行信号，ALU读取R2、R3中的内容，执行ADD运算，结果放入ALU输出暂存器。4.访存阶段：此阶段通常为空，因为R型指令不访问内存。5.写回阶段：控制器发出写回信号，将ALU输出暂存器中的结果写入目的寄存器R1。5.数据通路是CPU内部传送数据的路径网络。单周期CPU数据通路结构：PC输出指向内存地址总线，内存输出数据经数据总线送入IR和寄存器组。指令寄存器IR输出操作码到控制器，同时输出源寄存器地址到寄存器组读总线。寄存器组输出数据到ALU的输入端和控制器。ALU输出结果到寄存器组写总线。控制器发出各种控制信号（如取指、读寄存器、写寄存器、执行ALU操作等）控制数据流向。6.控制器通过状态触发器（如程序计数器状态）和指令译码器生成不同指令周期所需的控制信号。硬布线控制器使用组合逻辑电路直接根据当前状态和指令操作码产生控制信号，速度快，但设计复杂，不易修改。微程序控制器使用微指令存储在控制存储器中，根据当前微地址和指令操作码（或状态）产生控制信号，设计灵活，易于修改，但速度相对较慢，存在微程序级冒险。三、7.假设n=k，流水线深度等于指令序列长度。无流水线气泡时，完成时间为n个时钟周期。有k-1个流水线气泡时，每个气泡占用一个时钟周期，第一个指令完成时间为n+k-1个时钟周期。后续每个指令完成时间增加k-1个时钟周期。总完成时间=第一个指令完成时间+(n-1)*(k-1)=n+k-1+(n-1)*(k-1)=nk-k+1。另一种理解：前k个指令分别在第1到k个时钟周期末完成。第k+1个指令在第k+1个时钟周期末完成，但第1个周期取指，第2个周期译码，...，第k个周期执行，所以完成时间为k+1。第k+2个指令完成时间为k+2，依此类推。最后一个指令完成时间为n+k。总完成时间=第一个指令完成时间+(n-1)*(k-1)=n+k+(n-1)*(k-1)=nk-k+1。*(修正：通用公式应为n/k+(k-1)，当n是k的倍数时，总时间=n/k。当n不是k的倍数时，总时间=n/k+(k-1)。对于n=k，总时间=k/k+(k-1)=1+(k-1)=k。但题目说有k-1个气泡，可能指有效指令数与流水线段数之差？更标准的公式是：流水线长度=K，指令数=N，气泡数=B，则总时间=N*K+(K-1)-B。若N=K，B=k-1，则总时间=K*K+(K-1)-(K-1)=K*K。这似乎与nk-k+1矛盾。需重新审视题目描述或公式应用。题目描述“流水线深度为k（k≤n）”，可能指流水线段数k。题目描述“该指令序列处理”，可能指N个指令。题目描述“存在k-1个流水线气泡”，这可能指k个阶段有k-1个间隙处有气泡。更标准的模型是：流水线段数P，指令数N，P<=N。总时间=P+(N-1)-B。若P=k，N=k，B=k-1，则总时间=k+(k-1)-(k-1)=k。这与nk-k+1的推导仍有出入。假设题目意图是：N个指令，K段流水线，K-1个气泡，总时间=K+(N-1)-(K-1)=N。但题目说“假设该指令序列处理”，N=k。则总时间=N=K=k。或者，总时间=K+(N-1)-B=K+(k-1)-(k-1)=K=k。因此，总完成时间应为k个时钟周期。*(再修正：仔细审题，题目说“流水线深度为k”，通常指流水线段数。题目说“存在k-1个流水线气泡”，这可能指k个流水线阶段之间有k-1个流水线气泡（即第一个阶段后就有气泡，最后一个阶段前也有）。标准流水线模型为：P段，N条指令，无气泡，时间=N+P-1。有B个气泡，时间=N+P-1-B。此题N=k,P=k,B=k-1。则时间=k+k-1-(k-1)=k+k-1-k+1=k+k-1-k+1=k+k-1-k+1=k。计算有误。应为：N=K,P=K,B=K-1。总时间=N+P-1-B=K+K-1-(K-1)=K+K-1-K+1=K+K=2K。如果N=K=5,P=K=5,B=4。时间=5+5-1-4=5。如果N=K=4,P=K=4,B=3。时间=4+4-1-3=4。如果N=K=3,P=K=3,B=2。时间=3+3-1-2=3。如果N=K=2,P=K=2,B=1。时间=2+2-1-1=2。如果N=K=1,P=K=1,B=0。时间=1+1-1-0=1。这看起来合理。所以，总完成时间=2K。此题N=K，所以总时间=2K。根据题目描述，k是流水线段数。题目说“流水线深度为k”，通常指流水线段数P=k。题目说“存在k-1个流水线气泡”，可能指B=k-1。那么总时间应为N+P-1-B=K+K-1-(K-1)=K+K=2K。因此，完成时间为2k个时钟周期。)8.流水线冒险类型：结构冒险（资源冲突）、数据冒险（数据依赖）、控制冒险（分支预测错误）。数据冒险的解决方法之一是数据旁路（DataForwarding/Bypassing）。原理：当发生数据冒险（如指令A的写回结果被指令B立即使用）时，不等待结果写入寄存器组，而是将ALU的输出结果直接通过旁路线路传递给后续指令（如指令B）的寄存器输入端，使指令B可以提前使用指令A的计算结果，从而避免指令B的等待（Stall）。9.控制冒险发生在发生分支或跳转指令时，由于不确定下一条指令的地址，导致取指阶段提前取到的指令可能不是最终要执行的指令，从而需要后续进行指令冲刷（flush）或预测。分支目标缓冲（BTB）是解决控制冒险的一种技术。基本思想：在取指阶段，根据分支指令的地址（PC）查找BTB，如果命中，则认为预测正确，直接从BTB获取预测的分支目标地址，并按此地址继续取指。如果未命中，则按顺序或随机查找分支目标地址，或者认为分支不预测。BTB可能产生的预测错误类型：1.预测正确：取到正确的目标指令。2.预测错误（目标地址错误）：取到错误的指令，需要冲刷并按真实目标地址取指。BTB也可能预测分支不发生，但实际发生了（或预测发生但实际未发生），导致取指错误，也需要处理。四、10.存储层次结构的设计思想是利用不同存储介质（速度、成本、容量的权衡）构成一个层次结构，将频繁使用的、速度要求高的数据放在靠近CPU的快速存储器中，不常用的数据放在较慢、容量较大的存储器中。这样可以在保证系统性能的同时，降低成本。CPU在访问数据时，首先在最快的存储器（如Cache）中查找，如果找到（命中），则直接访问，速度很快。如果未找到（未命中），则需要访问下一层存储器，速度较慢。逐级查找，直到找到数据或查找到最低层存储器（如硬盘）。11.主存地址32位，块大小128字节，即块内地址需要7位（2^7=128）。Cache直接映射，128个块，即Cache地址中有块号位需要7位。总地址位数为32。Cache地址=主存地址。主存地址分为：标记（Tag）位+块号（Index）位+块内地址（Offset）位。块号位数=log2(块数)=log2(128)=7位。块内地址位数=log2(块大小/字长)=log2(128/64)=log2(2)=1位（假设字长64位）。所以，标记位数=总地址位数-块号位数-块内地址位数=32-7-1=24位。若访问的Cache块命中：Cache直接映射，块号直接由主存地址的低7位确定，标记由主存地址的高24位确定。由于命中，无需访存。只需将块内地址（1位）送到Cache控制器，经译码选中对应的Cache块，即可从该块中读取所需数据。因为假设字长为64位，即一个字包含两个字节，而块大小为128字节，所以一次访存可以读取一个完整的Cache块，包含两个字。因此，读取一个字（64位）数据只需要一次访存操作（读取整个块）。12.Cache写策略是指当CPU需要写入数据到Cache时，如何更新主存中的数据。写策略主要有写直通（Write-Through）和写回（Write-Back）。写回（Write-Back）策略的基本原理：当CPU写入数据到Cache块时，只更新Cache中的数据，不立即写入主存中的对应数据。只有当该Cache块被替换出去时，或者发生写失效（WriteMiss）需要从主存加载该块时，才将该块的全部数据写回主存。写回策略的优点是减少了访存的次数，提高了写操作的性能。但可能带来的问题是：如果发生系统断电或异常，那些已经被写回Cache但尚未写回主存的数据会丢失。解决方案：需要硬件支持，例如在CPU和主存之间增加一个保护存储器（如Battery-backedRAM），或者采用非易失性存储器。通过无效化（Invalidation）机制来管理写回策略的Cache块：当需要写入的新数据标记了一个已包含有效数据的Cache块时，需要将该Cache块标记为无效，这样后续的读操作就不会从该块获取数据，直到它被正确地替换和写回主存或重新加载。五、13.虚拟存储器是一种利用辅助存储器（如硬盘）来扩展主存容量的存储系统。它将主存和辅存统一编址，形成一个大容量的虚拟地址空间。CPU通过虚拟地址访问内存，操作系统负责将虚拟地址映射到物理主存地址，并管理虚拟地址与物理主存地址之间的映射关系（通常使用页表）。当CPU访问的虚拟页不在主存中时，会发生页面置换（PageFault），操作系统将辅存中的相应页面调入主存，并可能换出主存中的某个页面。基本思想是：让程序使用更大的虚拟地址空间，减少程序员的负担；通过页表和页面置换算法，将当前活跃的程序部分驻留在快速的主存中，不活跃的部分放在辅存中，从而在有限的物理主存容量下，运行更大规模或更多程序。14.多核处理器有4个核心，每个核心支持SMT，可同时执行2个线程（Warp/Thread）。处理器每个时钟周期可完成4个整数运算（ADD）。当运行一个包含100个ADD指令的线程时：一个核心支持SMT时，可以看作两个逻辑线程并行执行。如果该线程只在一个核心上执行，且该核心不支持SMT，则该核心每个时钟周期可以完成2个ADD指令（因为一个核心一次只能执行一个线程的一个指令）。如果该线程在一个支持SMT的核心上执行，可以看作两个逻辑线程并行。该核心每个时钟周期可以完成2个逻辑线程各1个指令，共2个ADD指令。此时，该核心每个时钟周期可以完成2个ADD指令。该多核处理器共有4个核心，每个核心每个时钟周期可以完成2个ADD指令。因此，该多核处理器（理想情况下）每个时钟周期最多可以完成4核心*2ADD/核心/周期=8个ADD指令。如果该线程被分配给一个支持SMT的核心执行，相比不使用SMT（假设只有1个物理核心或该核心不支持SMT，且该线程独占该核心）的情况，执行速度相同，因为每个时钟周期仍然只能处理该线程的2个指令。但相比一个不支持SMT的核心同时运行两个不同线程（每个线程1个指令），支持SMT的核心每个周期可以执行4个指令。此题只说一个线程，假设该线程在一个支持SMT的核心上运行，其执行速度相比“不使用SMT的单个核心执行”指的是相比“一个不支持SMT的核心处理该线程”的情况。不支持SMT的核心每个周期处理该线程2个指令。支持SMT的核心每个周期处理该线程2个指令。所以速度相同。如果题目意图是比较支持SMT的核心处理该线程，与支持SMT的核心处理两个不同线程的速度，则后者每个周期处理4个指令，是前者的2倍。但题目描述不明确。按字面理解，执行速度倍数=2/2=1倍，即速度不变。但题目可能想表达支持SMT的核心处理该线程，相比“一个核心处理该线程”的情况，后者每个周期处理2个指令，前者（支持SMT）可以处理2个指令，所以速度相同。如果题目想表达支持SMT的核心处理该线程，相比“一个核心处理两个不同线程”的情况，后者每个周期处理4个指令，前者处理2个指令，速度是后者的1/2。题目描述“相比不使用SMT的单个核心”，最可能指相比“单个核心处理该线程”。则速度倍数=2/2=1。如果题目想表达的是支持SMT的核心处理该线程，相比“一个核心处理两个不同线程”的速度，则倍数=2/4=0.5。需要根据具体上下文理解。假设题目意图是支持SMT的核心处理该线程，相比“一个核心处理该线程”的速度。则倍数=2/2=1。因此，相比单个核心处理该线程，速度快1倍。*(更正：题目说“当运行一个包含100个ADD指令的线程时”，这100个指令属于一个线程。假设该线程在一个支持SMT的核心上执行。支持SMT的核心可以同时执行该线程的2个指令。不支持SMT的核心只能按顺序执行该线程的指令。所以，支持SMT的核心处理该线程，相比不支持SMT的核心处理该线程，速度更快。更准确地说，支持SMT的核心每个时钟周期可以处理该线程的2个指令，而不支持SMT的核心每个时钟周期只能处理该线程的1个指令。因此，支持SMT的核心处理该线程的速度是不支持SMT的核心处理该线程的速度的2倍。)*六、15.设计一个简单的4位二进制加法器