MOS 集成原理技术分析 3

CMOS数字集成电路原理与分析第三章CMOS集成电路制造工艺第二章

内容概述MOS晶体电流方程1.

两个相互独立的有源区（nMOS晶体管是n+区，pMOS晶体管是p+区。）2.有源区通过具有MOS电容结构的沟道区关联MOS晶体管结构在MOS电容的金属电极端施加信号，引起MOS电容半导体一侧的表面端出现反型层，形成连接两个有源区的导电沟道。进一步通过源极与漏极的电压差调控源极和漏极之间的电流。是电压控制型器件。基本工作条件是源极、漏极与衬底的pn结反偏。MOS晶体管工作原理MOS晶体管重要参数MOS晶体管宽长比（W/L)MOS晶体管阈值电压

栅氧厚度tox沟道掺杂浓度NA栅氧表面电荷

衬底偏压沟道长度效应短沟道效应速度早期饱和MOS晶体管尺寸减小MOS晶体管性能变差新结构器件SOI、应变硅、FinFET构成电路的器件制备在同一个半导体衬底上集成电路的核心构成数字集成电路的大量MOS晶体管是如何制备在同一硅片上的？第3章CMOS集成电路制造工艺010204CMOS集成电路中的有源寄生效应CMOS集成电路的平面工艺流程02要点内容半导体集成电路中MOS器件的形成要点内容03深亚微米CMOS集成电路工艺要点内容要点内容013.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺MOS晶体管结构参数设计参数类别参数名称描述典型值/示例基础物理参数特征尺寸工艺的最小线宽0.35μm、90nm、28nm栅氧化层厚度决定晶体管阈值电压和栅极电容几纳米（如3nm）至几十纳米阱参数包括n阱/p阱的结深、掺杂浓度、电阻率结深：微米级。掺杂浓度：1017～1018cm-³。电阻率：根据工艺调整电学特性参数阈值电压nMOS和pMOS晶体管的阈值电压需匹配，影响功耗与速度0.35μm工艺，当电源电压为3.3V时，nMOS晶体管的阈值电压为0.62V，pMOS晶体管的阈值电压为-0.74V迁移率电子迁移率（μn）和空穴迁移率（μp），影响驱动电流μn=400～600cm²/(V·s)，μp=150～250cm²/(V·s)漏电流包括亚阈值漏电流和栅极漏电流，在低功耗工艺中需优化低至nA/μm级别工艺参数金属层数决定布线密度和信号完整性6～12层金属互连接触孔/通孔尺寸与源/漏区匹配，防止接触电阻过大按照对应工艺设计规则设计尺寸介质层厚度影响寄生电容和RC延迟层间介质和金属间介质厚度需根据工艺调整CMOS集成电路工艺的主要参数3.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺MOS晶体管结构参数设计nMOS晶体管结构参数的设计流程（1）衬底选择：对于nMOS晶体管来说，通常选择约300μm厚的p-Si材料作为衬底，电阻率取0.7～1Ω·cm。（2）工艺选择：集成电路设计主要采用基于标准工艺的Fabless方式。通常，工艺厂商会提供不同工艺节点的器件模型，模型会给上表1中的相关工艺参数。设计者根据拟实现的MOS晶体管的指标参数，综合考虑成本、速度和功耗需求，选择合适的工艺节点和工艺模型。（3）版图设计：在工艺参数确定后，根据设计指标计算确定拟实现MOS晶体管的沟道尺寸，并将设计的晶体管结构及具体尺寸参数以版图形式呈现。版图包含晶体管由哪些区域构成、各区域的平面尺寸及各区域之间的位置关系。版图给出了在p-Si衬底上，nMOS晶体管的源漏区、栅极、衬底电极、接触孔及金属互连线的具体位置及尺寸。nMOS晶体管的版图3.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺CMOS集成电路的器件基本结构nMOS晶体管横截面图pMOS晶体管横截面图nMOS、pMOS晶体管同时存在所有器件制作在同一个半导体衬底上CMOS集成电路如何实现？什么是CMOS？在一个电路里NMOS和PMOS共同存在组成逻辑电路，因为NMOS和PMOS导通条件互补，因此由NMOS和PMOS共同构成的逻辑电路被称为互补型（Complementary）MOS电路，简称CMOS3.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺CMOS集成电路的器件基本结构nMOS、pMOS晶体管同时存在nMOS做在p-Si上、pMOS做在n-Si上选定一种衬底，在衬底上有选择的制备另一种类型的掺杂区域在p-Si衬底上制作n型区nMOSpMOS在n-Si衬底上制作p型区nMOSpMOS所有器件做在同一个衬底材料上衬底材料是半导体器件之间的电气隔离3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺n+n+n+p+p+p+栅极栅极p-Si衬底n阱nMOSpMOSn+n+n+p+p+p+栅极栅极n-Si衬底p阱nMOSpMOSn+n+n+p+p+p+栅极栅极nMOSpMOSn阱p阱p-Si衬底p--Si外延层n阱工艺P阱工艺双阱工艺主要的CMOS工艺3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺N电路图CMOS反相器版图CMOS反相器顶视图CMOS反相器3D侧视图CMOS反相器3D侧视剖面图CMOS反相器3D正视剖面图反相器是CMOS数字电路中最简单的逻辑门P+

P+

N+

N+

P+

N+NP-Si3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺1．第一次光刻——n阱光刻目的：形成n阱光刻板：n阱n阱n阱n-Sin阱3.2CMOS集成电路平面工艺流程n阱CMOS工艺（1）生长氧化膜（湿式氧化）具体制备步骤p-Si衬底Si(固体)+2H2OSiO2（固体）+2H2第3章CMOS集成电路制造工艺3.2CMOS集成电路平面工艺流程n阱CMOS工艺（2）n阱光刻第3章CMOS集成电路制造工艺涂胶掩膜对准曝光显影等离子体刻蚀去胶P+

P+

N+

N+

P+

N+NP-Si3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺2．第二次光刻——有源区光刻目的：形成隔离场氧光刻板：有源区n阱3.2CMOS集成电路平面工艺流程（1）淀积氮化硅第3章CMOS集成电路制造工艺n阱CMOS工艺n阱氧化硅生长（湿法氧化）氮化硅生长（2）光刻有源区涂胶对版光刻显影氮化硅刻蚀去胶3.2CMOS集成电路平面工艺流程（3）场区氧化第3章CMOS集成电路制造工艺n阱CMOS工艺去除氮化硅及有源区SiO2场区氧化3.2CMOS集成电路平面工艺流程MOS晶体管源漏区的形成第3章CMOS集成电路制造工艺n阱CMOS工艺自对准工艺多晶硅栅极作为掩模，实现源漏区的离子注入对准，有效避免了因光刻精度误差而导致的栅极MOS结构与源漏区不连续问题生长栅极氧化膜（干式氧化）生长多晶硅栅极光刻版对版栅极光刻显影栅极刻蚀源漏注入3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺3．第三次光刻——栅极目的：形成栅极（含栅极氧化层和多晶硅栅）光刻板：栅极P+

P+

N+

N+

P+

N+NP-Sin阱3.2CMOS集成电路平面工艺流程（1）生长栅极氧化层级多晶硅层第3章CMOS集成电路制造工艺n阱CMOS工艺（2）光刻栅极涂胶、曝光、显影刻蚀多晶硅和栅极氧化层（3）栅极刻蚀3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺4．第四次光刻—n+区光刻目的：形成n+掺杂光刻板：n+区P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）n+区光刻第3章CMOS集成电路制造工艺n阱CMOS工艺（2）n+区离子注入（3）去胶3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺5．第五次光刻—p+区光刻目的：形成p+掺杂光刻板：p+区P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）p+区光刻第3章CMOS集成电路制造工艺n阱CMOS工艺（2）p+区离子注入（3）去胶3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺6．第六次光刻—接触孔光刻目的：形成接触孔光刻板：接触孔P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）淀积磷硅玻璃（PSG）第3章CMOS集成电路制造工艺n阱CMOS工艺（2）光刻接触孔（3）刻蚀接触孔3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺7．第七次光刻—连线光刻目的：形成金属互连线光刻板：互连线P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）淀积铝第3章CMOS集成电路制造工艺n阱CMOS工艺（2）光刻铝线（3）刻蚀铝3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺8．第八次光刻—钝化孔目的：形成PAD光刻板：钝化孔后部封装（在另外厂房）3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺p阱CMOS工艺3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺问题讨论NMOS晶体管重要参数MOS晶体管宽长比（W/L)栅氧厚度tox沟道掺杂浓度NA栅氧表面电荷

衬底偏压MOS晶体管阈值电压

光刻套准误差对MOS器件性能的影响掺杂浓度偏差对MOS器件性能的影响成膜厚度偏差对MOS器件性能的影响实际器件与设计目标存在偏差，器件性能不均衡沟道掺杂过程中，剂量偏差（±3%-5%）直接改变载流子浓度分布，导致阈值电压波动。在栅氧化层制备中，厚度偏差会直接改变栅极电容值，导致阈值电压波动。在金属互连层中，厚度不均会导致电阻（R）与寄生电容（C）同步增大，使信号延迟（RCDelay）超出设计阈值。工艺偏差对MOS晶体管性能的影响工艺角3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺场区寄生MOSFET场氧上方有金属线场氧上方有多晶硅导电连线-场氧-衬底MOSFET为了防止场区寄生MOSFET的导通提高其开启电压（称为场开启电压）具体措施1.加厚场氧化层的厚度。2.增加场区注入工序，在场区注入（或扩散）与衬底同型的杂质，以提高衬底表面浓度。3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺寄生双极型晶体管防止措施：1.增大寄生晶体管“基区宽度”2.P型衬底接地或负电位（保证pn结反偏）P-wellP+P+N+N+VoutVdd(5V)N+P+Vss(0V)RSRWP阱RSRWVddVssN衬底消除措施：

1.减小RS,RW（增加接触孔数量，加粗电源、地线，双阱工艺？）

2.降低寄生三极管电流放大倍数N3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺CMOS集成电路中的闩锁效应2025/12/3034P阱RSRWVddVssN衬底1.采用双阱工艺，提高MOS器件衬底的浓度，减小衬底的电阻2.增大了寄生双极晶体管基区掺杂浓度，减小晶体管的放大倍率3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺CMOS双阱工艺浅槽隔离（ShallowTrenchIsolation，STI）传统的LOCOS

（LocalOxidationofSilicon）工艺淀积SiN长场氧去除SiN鸟嘴LOCOS工艺的局限性：（1）容易形成“鸟嘴”，使有源区变窄，尺寸无法缩小；（2）表面的台阶不利于VLSI后续工艺；（3）场氧生长时衬底承受大应力；结论：0.25mm及以下工艺不再使用LOCOS隔离工艺353.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺CMOS浅槽隔离工艺STI工艺淀积SiN，光刻刻蚀SiN用SiN做掩蔽刻蚀Si淀积SiO2机械化平坦工艺CMP去除SiN高出的氧化物台阶在后续氧化、清洗工艺中去除STI工艺的优点：（1）表面平坦；（2）有利于实现尺寸的等比例缩小；（3）可防止闩锁效应(因隔离槽深度较大)。36CMOS浅槽隔离工艺第3章CMOS集成电路制造工艺3.4深亚微米CMOS集成电路工艺STI工艺淀积SiN，光刻刻蚀SiN用SiN做掩蔽刻蚀Si淀积SiO2机械化平坦工艺CMP去除SiN高出的氧化物台阶在后续氧化、清洗工艺中去除STI工艺的优点：（1）表面平坦；（2）有利于实现尺寸的等比例缩小；（3）可防止闩锁效应(因隔离槽深度较大)。373.4深亚微米CMOS集成电路工艺CMOS浅槽隔离工艺第3章CMOS集成电路制造工艺383.4深亚微米CMOS集成电路工艺深亚微米CMOS工艺流程第3章CMOS集成电路制造工艺393.4深亚微米CMOS集成电路工艺深亚微米