电子科技大学2025年集成电路设计与集成系统(芯片设计)能力测试试题及答案

电子科技大学2025年集成电路设计与集成系统(芯片设计)能力测试试题及答案一、单项选择题（每题2分，共20分）1.在28nmCMOS工艺中，若栅氧厚度tox=1.2nm，介电常数εr=3.9，则单位面积栅氧电容Cox最接近A.1.7fF/μm²B.2.9fF/μm²C.4.5fF/μm²D.6.1fF/μm²答案：B解析：Cox=ε0εr/tox=8.85×10⁻¹²×3.9/(1.2×10⁻⁹)=28.7mF/m²≈2.9fF/μm²。2.某SRAM单元在0.7V、25°C下读静态噪声容限（RSNM）为180mV，若温度升高至85°C，则RSNM将A.上升约15mVB.下降约25mVC.下降约40mVD.基本不变答案：B解析：高温下载流子迁移率下降，下拉管强度减弱，翻转点左移，RSNM减小；经验每升高60°C约失25mV。3.在数字标准单元库中，同一逻辑功能、同一驱动能力，采用低阈值（LVT）相比标准阈值（SVT）单元，其动态功耗A.降低10%B.增加5%C.增加20%D.降低30%答案：C解析：LVT门延迟低，可降电压或降时钟，但本题干电压不变，仅换LVT，短路电流增大，动态功耗增约20%。4.对于10mm×10mm的倒装芯片封装，若C4bumppitch=150μm，则最大可布bump数约为A.4.4kB.11kC.44kD.111k答案：C解析：单边可布10mm/150μm≈66.7，取66，则66×66=4356≈4.4k；但倒装阵列满布，实际可达(10000/150)²≈44.4k。5.在65nm节点，金属层最小线宽60nm，若采用双重图形（DP）技术，则光刻所需最小半节距为A.30nmB.60nmC.90nmD.120nm答案：B解析：DP将同一层拆两次曝光，单次半节距仍为60nm，叠加后实现30nm周期，但“最小半节距”指单次，故60nm。6.某PLL输出抖动1psrms，参考时钟抖动0.2psrms，VCO贡献0.8psrms，则若将VCO抖动降至0.4psrms，输出抖动变为A.0.45psB.0.60psC.0.89psD.1.00ps答案：A解析：抖动平方和再开方，√(0.2²+0.4²)=√0.2≈0.45ps。7.在SystemVerilog断言中，序列seqa[1:3]b表示A.b在a之后1～3个时钟周期内成立一次即可B.b必须在a之后第3周期成立C.a与b间隔固定2周期D.b在a之后1或2或3周期连续成立答案：A解析：[m:n]为时序窗口，表示b在a后第1到第3任一周期成立即匹配。8.对于相同W/L的nMOS，若迁移率μn=500cm²/V·s，氧化层电容Cox=5fF/μm²，Vov=0.2V，则跨导gm约为A.100μSB.200μSC.400μSD.800μS答案：B解析：gm=μnCox(W/L)Vov，设W/L=1，gm=500×10⁻⁴×5×10⁻³×0.2=50μS；但单位换算1cm²=10⁸μm²，得500×10⁻⁴×5×0.2=0.5mS=500μS，最接近C。9.在布局布线阶段，若某net长度2mm，驱动单元输出电阻100Ω，负载电容50fF，线宽0.1μm，则采用中继器（repeater）最佳间距约为A.200μmB.500μmC.1mmD.2mm答案：B解析：RC延迟优化经验，28nm下最优中继间距≈√(2Rt/Cint)，算得约400–600μm，取500μm。10.在DFT中，采用全扫描链后，故障覆盖率提升的主要原因是A.增加了测试向量数B.将时序电路转化为组合电路C.降低了时钟频率D.提高了芯片面积答案：B解析：扫描链把触发器变扫描单元，测试模式下调为组合网，ATPG可测所有stuckat故障。二、多项选择题（每题3分，共15分，多选少选均不得分）11.下列技术可有效抑制窄沟道效应（NWE）的有A.提高沟道掺杂B.采用浅槽隔离（STI）C.引入halo/pocket注入D.降低衬底偏压答案：A、C解析：NWE源于沟道宽度减小导致阈值升高，halo与提高沟道掺杂可补偿；STI是制造手段，降低衬底偏压反而加剧。12.关于低功耗设计，下列说法正确的有A.多阈值工艺可在同芯片混用HVT/SVT/LVTB.电源门控（powergating）需插入隔离单元（isolationcell）C.动态电压频率调整（DVFS）需考虑SRAM最低工作电压D.时钟门控（clockgating）会增加短路功耗答案：A、B、C解析：D错误，时钟门控消除无效翻转，短路功耗亦降。13.在模拟布局中，采用共质心（commoncentroid）结构可A.降低系统失配B.提高匹配电阻温度系数C.抑制梯度效应D.减小随机失配答案：A、C解析：共质心抵消一维梯度，系统失配下降；随机失配由面积决定，温度系数与材料相关。14.下列关于FinFET与平面CMOS对比，正确的有A.FinFET亚阈值摆幅更小B.FinFET短沟道效应更弱C.FinFET栅极电阻更大D.FinFET寄生电容更小答案：A、B、C解析：D错误，FinFET三维结构引入额外寄生电容。15.在芯片级信号完整性分析中，同时考虑SSN（同步开关噪声）时，需重点量化的有A.封装回路电感B.片上去耦电容C.电源网格电阻D.信号线耦合电容答案：A、B、C解析：SSN核心在ΔI噪声，与回路电感、去耦、电阻相关；信号线耦合属串扰，非SSN主因。三、判断题（每题1分，共10分，正确打“√”，错误打“×”）16.在65nm及以下，金属电迁移寿命与电流密度平方成反比。答案：√解析：Black方程MTTF∝J⁻²。17.采用高κ金属栅后，栅漏电流主要成分为栅氧隧穿电流。答案：×解析：高κ降低隧穿，漏电流成分为界面陷阱辅助隧穿，非主因。18.对于相同面积的MOM电容，指叉（finger）数越多，电容值越大。答案：√解析：边缘电容占比提高。19.在DFM中，添加冗余金属（dummymetal）可提高良率，但会增大线间电容。答案：√解析：dummymetal增加耦合电容，但缓解CMP侵蚀，提高良率。20.若两级反相器链最优扇出为4，则三级链最优扇出为4.7。答案：√解析：N级链最优扇出f=e^(ln4/1)=4，但三级需解f³=FO，整体最优f≈4.7。21.在时序分析中，OCV（onchipvariation）模型比AOCV更悲观。答案：×解析：AOCV引入距离因子，比OCV更悲观。22.采用TSV的3DIC可显著降低全局互连延迟。答案：√解析：TSV缩短垂直距离，全局线长下降。23.对于相同W/L，pMOS的1/f噪声功率谱密度高于nMOS。答案：√解析：空穴陷阱密度高，1/f噪声大。24.在Verilog综合中，非阻塞赋值（<=）用于时序逻辑可消除仿真竞争。答案：√解析：非阻塞在NBA区同时更新，避免竞争。25.当芯片工作电压降至近阈值区时，延迟对温度变化不敏感。答案：×解析：近阈值区延迟温度系数反而增大，因迁移率与阈值竞争关系。四、简答题（每题8分，共40分）26.简述在先进工艺下，为何传统基于规则的DRC逐渐转向基于模型的DFM，并给出两种模型示例。答案：规则DRC仅用几何阈值，无法捕捉复杂物理效应如光刻邻近效应、CMP侵蚀、金属厚度变化等，导致良率下降。模型DFM通过物理仿真预测制造偏差，指导版图优化。示例：①光学邻近修正模型（OPC），基于Hopkins成像方程计算光强分布，生成修正后掩膜；②CMP拓扑模型，基于Preston方程预测金属凹陷，指导dummy填充与线宽调整。27.画出典型六管SRAM单元结构，标出所有节点，并说明读破坏机制及提高RSNM的电路级方法。答案：图略（文字描述）。节点：WL，BL/BLB，Q/QB。读破坏：存“0”侧下拉管nL与存取管nA形成分压，若BL下降不足，Q点电压上升，超过反相器翻转阈值则数据翻转。提高RSNM：①提高下拉管β比（WnL/WnA>1.5）；②降低存取管Vt；③采用8T双端口结构隔离读路径；④列级辅助读缓冲（helperflipflop）；⑤动态反馈控制单元（DFCS）在读期间临时提升下拉强度。28.解释时钟树综合（CTS）中“usefulskew”概念，并给出利用usefulskew实现频率提升的实例计算。答案：usefulskew指故意引入的时钟偏移，用于借用时间，缓解关键路径。设某电路原时钟周期T=1ns，路径P1建立时间余量50ps，路径P2余量+200ps。将P2时钟延迟增加Δ=150ps，则P1获得额外150ps余量，P2仍余50ps，周期可降至850ps，频率提升1/0.85≈1.18倍。29.列举并对比三种主流片上互连接口（AXI、OCP、Wishbone）在信号线数量、传输效率、流水线支持方面的差异。答案：AXI：读写地址、数据、响应五通道，信号约90根，支持乱序与多outstanding，效率最高；OCP：单通道分时复用，信号约40根，支持taggedpipeline，效率中等；Wishbone：简单主从握手，信号<20根，无乱序，顺序传输，效率最低但面积小。30.说明在FinFET工艺下，版图设计时为何禁止“单向栅”走向，并给出DRC命令示例。答案：FinFET栅必须垂直于fin走向，否则无法形成导电沟道，导致开路。DRC命令示例：`angle_gate{@栅方向检查internal"GT"angle==0||angle==180||angle==360error"GTmustbeperpendiculartofindirection"}`五、计算题（每题10分，共30分）31.某芯片核心电压0.9V，采用28nmHPM工艺，逻辑规模500kgate，平均翻转率α=0.2，时钟频率1GHz，门电容Cg=0.5fF/μm，平均门宽W=1.5μm，求动态功耗；若引入时钟门控后α降至0.05，电压可降容限10%，求新功耗及节能比例。答案：原Pdyn=NαCgWVdd²f=5×10⁵×0.2×0.5×1.5×10⁻¹⁵×0.9²×10⁹=60.75mW。新Vdd=0.9×0.9=0.81V，α=0.05，Pdyn'=5×10⁵×0.05×0.5×1.5×10⁻¹⁵×0.81²×10⁹=12.3mW。节能比例=(60.7512.3)/60.75≈79.8%。32.一条5mm长、0.1μm宽、厚度0.2μm的铜互连，电阻率ρ=2.2×10⁻⁸Ω·m，驱动器输出电阻50Ω，负载电容30fF，线电容0.2fF/μm，求Elmore延迟；若采用最优中继器分段，求新延迟。答案：Rline=ρL/(Wt)=2.2×10⁻⁸×5×10⁻³/(0.1×10⁻⁶×0.2×10⁻⁶)=550Ω；Cline=0.2×5000=1pF；Elmore≈(Rdrv+Rline/2)Ctot+RtCload/2=(50+275)×1.03pF≈335ps。最优分段数k=√(RlineCline/(2RdrvCgate))≈3.7，取4段；每段延迟≈√(RlineClineRdrvCgate/2)=85ps，总延迟4×85=340ps，与理论接近，实际更优约280ps。33.某PLL开环增益G(s)=IcpKvco/(2πC)s，Icp=40μA，Kvco=600MHz/V，C=200pF，求环路带宽ωc；若加入电阻R=5kΩ与C串联形成TypeII，求零点ωz与相位裕度PM。答案：原ωc=IcpKvco/(2πC)=40×10⁻⁶×600×10⁶×2π/(2π×200×10⁻¹²)=120Mrad/s≈19MHz。加R后，零点ωz=1/(RC)=1/(5k×200p)=1Grad/s；PM=90°arctan(ωc/ωz)=90arctan(0.12)=83°。六、综合设计题（35分）34.设计一款用于IoT的