2025年(集成电路工艺专家)集成电路高级工艺技术基础试题及答案

2025年(集成电路工艺专家)集成电路高级工艺技术基础试题及答案一、单选题（每题1分，共30分）1.在14nmFinFET工艺中，栅极长度缩短至20nm以下时，为抑制短沟道效应（SCE）而引入的“高k金属栅”技术中，HfO₂介电常数k的典型值最接近A.3.9  B.7.5  C.25  D.120答案：C解析：SiO₂k=3.9，Si₃N₄k≈7.5，HfO₂k≈25，TiO₂k≈120，但TiO₂带隙太小无法实用，故选C。2.采用SAQP（SelfAlignedQuadruplePatterning）制作20nm间距栅极时，第一次侧墙沉积Si₃N₄厚度为30nm，若侧墙刻蚀选择比（Si₃N₄:SiO₂）=15:1，则SiO₂牺牲层凹陷深度控制在A.1nm  B.2nm  C.4nm  D.8nm答案：B解析：侧墙保留30nm，选择比15:1，则SiO₂损失30/15=2nm，需控制在2nm以内，否则出现底切。3.EUV光刻中，当NA=0.33、λ=13.5nm、k₁=0.45时，理论分辨率R为A.9nm  B.11nm  C.13nm  D.15nm答案：B解析：R=k₁λ/NA=0.45×13.5/0.33≈18.4nm，但EUV采用偶极照明，实际工艺因子0.6，18.4×0.6≈11nm。4.在Cu双大马士革中，为防止电迁移而添加的合金元素常用A.Ag  B.Sn  C.Al  D.Mn答案：D解析：Mn可在界面形成MnSixOy，增强Cu/介电层粘附，降低界面扩散，Ag、Sn易偏析，Al增大电阻。5.采用“应力记忆”技术提升nFET性能时，源漏外延材料选择A.Si:C1.5%  B.Si:B2%  C.Si:Ge25%  D.Si:P3%答案：A解析：Si:C引入张应力，提升nFET电子迁移率；Si:Ge用于pFET压应力；B、P为掺杂剂，不引入应力。6.在3nm节点，GAA（GateAllAround）纳米片结构中，若纳米片厚度为6nm，则片间间距设计值通常取A.6nm  B.8nm  C.10nm  D.12nm答案：B解析：间距过小导致寄生电容增大，过大会降低有效宽度，8nm为RC与Weff折中。7.采用“预沉积+驱入”工艺对B进行浅结掺杂，预沉积剂量1×10¹⁵cm⁻²，驱入温度1050°C，30min，则结深最接近A.30nm  B.60nm  C.90nm  D.120nm答案：C解析：B扩散系数D≈1.2×10⁻¹³cm²/s@1050°C，√Dt≈√(1.2×10⁻¹³×1800)≈4.6×10⁻⁵cm=46nm，考虑预沉积尾沿，总深≈90nm。8.在ALDAl₂O₃工艺中，采用TMA/H₂O循环，生长速率0.1nm/cycle，若目标厚度2nm，则循环次数A.10  B.15  C.20  D.25答案：C解析：2nm/0.1nm=20cycle，ALD饱和区速率恒定。9.当FinFETfin高度从42nm缩小至30nm，保持Weff不变，则fin宽度应A.减小15%  B.不变  C.增加15%  D.增加30%答案：C解析：Weff=2×H+W，原Weff=2×42+W₁，新Weff=2×30+W₂，令相等得W₂=W₁+24nm，若原W₁=8nm，则需增加15nm，比例≈+15%。10.在BEOLMIM电容中，为提升单位面积电容而采用Al₂O₃/HfO₂/Al₂O₃三明治结构，其主要机理是A.高k叠加  B.界面陷阱降低  C.量子电容提升  D.铁电效应答案：A解析：两层Al₂O₃抑制HfO₂晶化，保持高k值，同时降低漏电流。11.采用“低温Cu回流”技术填充30nm×60nm沟槽，回流温度通常选择A.100°C  B.200°C  C.300°C  D.400°C答案：B解析：200°C下Cu表面扩散长度足够，且低于介电层分解温度。12.在EUV掩膜版中，为抑制3D掩膜效应而引入的“衰减型PSM”其相移层材料为A.TaBN  B.MoSi  C.Cr  D.SiO₂答案：A解析：TaBN提供180°相移且吸收适中，MoSi用于KrF，Cr为二元掩膜。13.当栅极侧墙由Si₃N₄改为SiON后，器件热预算降低，主要因为A.应力释放  B.氧扩散抑制  C.介电常数降低  D.界面态减少答案：B解析：SiON中氧阻断B/P扩散，降低SDE扩散，减少热预算。14.在3DNAND中，通过“狭缝刻蚀+钨填充”形成字线，若钨沉积后产生“接缝”缺陷，最可能原因是A.WF₆分压过高  B.H₂流量不足  C.温度过低  D.成核层过厚答案：B解析：H₂不足导致还原不完全，沉积速率差异形成接缝。15.采用“应力近邻”技术（StressProximityTechnique）时，在S/D区域外沉积Si₃N₄张应力层，其厚度临界值A.20nm  B.40nm  C.60nm  D.80nm答案：C解析：>60nm应力饱和且增加寄生电容，<60nm应力不足。16.在Cu化学机械抛光中，为抑制“碟形坑”而添加的络合剂常用A.BTA  B.Glycine  C.Citricacid  D.H₂O₂答案：B解析：Glycine与Cu²⁺络合，降低溶解速率，提高均匀性；BTA为缓蚀剂。17.当FinFETfin角度偏离90°至88°，则有效沟道宽度变化A.−0.3%  B.−0.7%  C.−1.0%  D.−1.4%答案：D解析：Weff∝1/sinθ，sin88°=0.99939，变化−0.61%，但考虑底部footing，总−1.4%。18.在Ebeam光刻中，采用50kV加速电压，则电子在PMMA中的“前向散射”范围约A.2nm  B.8nm  C.20nm  D.50nm答案：B解析：蒙特卡洛模拟得50kV前向散射≈8nm，背散射>10μm。19.采用“自对准接触”（SAC）技术时，接触刻蚀选择比（SiO₂:Si₃N₄）需大于A.5:1  B.10:1  C.20:1  D.40:1答案：C解析：SAC要求刻蚀SiO₂停止在Si₃N₄盖层，选择比>20:1避免栅极短路。20.在GaNonSi功率器件中，为抑制“缓冲层漏电”而引入的“超结”结构，其掺杂浓度设计A.1×10¹⁵cm⁻³  B.1×10¹⁶cm⁻³  C.1×10¹⁷cm⁻³  D.1×10¹⁸cm⁻³答案：C解析：1×10¹⁷cm⁻³可形成耗尽区，阻断垂直漏电，过高导致击穿下降。21.当器件工作电压0.7V，热电压26mV，则亚阈斜率理论最小值A.60mV/dec  B.70mV/dec  C.80mV/dec  D.90mV/dec答案：A解析：理想因子n=1时，SS=60mV/dec@300K。22.在Cu互连中，采用“气隙”低k技术，若气隙占比50%，则有效k值A.1.5  B.1.9  C.2.2  D.2.5答案：B解析：k_eff=0.5×1+0.5×3.0=2.0，考虑边缘场修正≈1.9。23.采用“激光尖峰退火”（LSA）激活掺杂，其升温速率典型A.10³°C/s  B.10⁴°C/s  C.10⁵°C/s  D.10⁶°C/s答案：C解析：LSA升温速率≈2×10⁵°C/s，实现超浅结。24.在3nmGAA中，若纳米片宽度变化±1nm，则Ion变化A.±2%  B.±5%  C.±8%  D.±12%答案：B解析：Ion∝Weff，Weff变化±4%，因量子限制，总±5%。25.当FinFETfin间距由30nm缩小至24nm，则栅极寄生电容增加A.15%  B.25%  C.35%  D.45%答案：C解析：边缘电容∝1/间距，30/24=1.25，考虑fringe共增35%。26.在BEOL中，采用“自组装分子”（SAM）修复低k损伤，SAM分子长度通常A.1nm  B.2nm  C.3nm  D.4nm答案：B解析：C18硅烷链长≈2nm，可覆盖孔隙。27.在EUV光刻中，随机缺陷“局部临界尺寸误差”（LocalCDU）主要来源A.光子散粒噪声  B.酸扩散  C.显影液浓度  D.掩膜粗糙度答案：A解析：EUV光子能量高、剂量低，散粒噪声显著。28.采用“负电容”FET（NCFET）时，铁电层厚度设计A.1nm  B.3nm  C.5nm  D.10nm答案：C解析：5nmHfZrO可实现负电容，过厚导致滞回。29.在Cu填充中，若沟槽深宽比6:1，则电镀添加剂“加速剂”浓度需A.降低10%  B.不变  C.增加50%  D.增加200%答案：D解析：高宽比需高加速剂抑制超填充缺陷。30.当器件经TDDB测试，电场5MV/cm，寿命1×10⁵s，若电场降至4MV/cm，则寿命（E模型）A.2×10⁵s  B.5×10⁵s  C.1×10⁶s  D.2×10⁶s答案：C解析：E模型τ∝exp(−γE)，γ≈1.5cm/MV，exp(1.5)=4.48，≈1×10⁶s。二、多选题（每题2分，共20分）31.以下哪些技术可有效抑制FinFET的“宽度粗糙度”（WWR）A.低温H₂退火  B.臭氧氧化平滑  C.高剂量H注入  D.牺牲SiGe回流  E.热氧化+HF剥除答案：A、B、E解析：低温H₂退火可修复表面悬挂键；臭氧氧化平滑侧壁；热氧化+HF剥除去除损伤层。H注入非平滑，SiGe回流用于pFET应力。32.在EUV光刻中，导致“随机桥接”缺陷的因素A.酸扩散长  B.光子剂量不足  C.显影时间过短  D.掩膜黑缺陷  E.抗蚀剂厚度波动答案：B、C、E解析：剂量不足与厚度波动导致线缺失后桥接；酸扩散长导致线宽缩小，非桥接；黑缺陷导致断线。33.以下哪些属于“后道兼容”非易失存储器A.RRAM  B.MRAM  C.FeRAM  D.PCM  E.SRAM答案：A、B、D解析：RRAM、MRAM、PCM可在BEOL<400°C集成；FeRAM需高介电层，SRAM为易失。34.在Cu化学机械抛光中，影响“蝶形坑”深度的参数A.下压力  B.抛光垫硬度  C.浆料pH  D.络合剂浓度  E.转速答案：A、B、C、D、E解析：所有参数均影响机械与化学平衡。35.采用“应力记忆”技术时，以下哪些步骤会释放应力A.高温SPER  B.激光退火  C.Si₃N₄剥除  D.硅化物退火  E.接触刻蚀答案：A、C解析：SPER温度>700°C释放应力；剥除Si₃N₄直接释放；激光退火时间短，硅化物与接触刻蚀影响小。36.在3DNAND中，导致“字线翘曲”的原因A.钨沉积应力  B.层间SiO₂收缩  C.狭缝深度不均  D.高温退火  E.沟道孔倾斜答案：A、B、D解析：钨高应力与SiO₂收缩导致翘曲；狭缝深度与孔倾斜影响局部，非整体翘曲。37.以下哪些方法可降低FinFET栅极漏电A.高k后沉积N₂等离子体  B.栅氧氮化  C.减薄EOT  D.界面层scavenging  E.低温退火答案：A、B、E解析：N₂等离子体钝化缺陷；栅氧氮化抑制扩散；减薄EOT与scavenging反而增加漏电；低温退火减少缺陷。38.在GaNHEMT中，导致“电流崩塌”的陷阱来源A.表面态  B.缓冲层碳杂质  C.栅极脚损伤  D.源极欧姆接触  E.钝化层SiN应力答案：A、B、C解析：表面态与碳杂质捕获电子；栅极脚损伤引入缺陷；源极欧姆与SiN应力影响小。39.以下哪些属于“自对准”工艺A.SALICIDE  B.SADP  C.SAC  D.GAA纳米片释放  E.Cu双大马士革答案：A、B、C解析：SALICIDE、SADP、SAC均为自对准；GAA释放与Cu双大马士革需额外光刻。40.在EUV光刻中，采用“光照裁剪”（IlluminationShaping）可抑制A.光罩3D效应  B.随机缺陷  C.镜像偏差  D.焦深下降  E.线宽粗糙度答案：A、C、D解析：偶极照明抑制3D效应与镜像偏差，提升焦深；随机缺陷与LWR主要受剂量与抗蚀剂影响。三、计算题（每题10分，共30分）41.某14nmFinFET，fin高度H=42nm，fin宽度W=8nm，栅极长度Lg=20nm，fin间距P=30nm，求单位宽度（μm）有效沟道宽度Weff，并计算当Ion=950μA/μm时，单位fin电流Ifin。若将fin间距缩小至24nm，保持H、W不变，求新Weff及Ion（假设Ion∝Weff）。答案：原Weff=2H+W=2×42+8=92nm/fin；每μmfin数N=1000/30≈33.3；Weff_perμm=92×33.3=3064nm=3.064μm；Ifin=Ion/N=950/33.3≈28.5μA/fin；新N=1000/24≈41.7；新Weff_perμm=92×41.7=3836nm=3.836μm；新Ion=950×(3.836/3.064)≈1188μA/μm。解析：Weff计算需考虑fin数量与几何，缩小间距提升Weff与驱动电流，但寄生电容亦增。42.在Cu双大马士革中，沟槽深0.18μm，宽30nm，采用电镀填充，电流密度J=5mA/cm²，Cu²⁺扩散系数D=5×10⁻⁶cm²/s，表面浓度C₀=0.5mol/L，求特征填充时间τ（假设τ≈L²/DC₀），并判断是否出现空洞（若τ>100s需加添加剂）。答案：L=0.18×10⁻⁴cm，DC₀=5×10⁻⁶×0.5=2.5×10⁻⁶；τ=L²/DC₀=(0.18×10⁻⁴)²/(2.5×10⁻⁶)=1.3×10⁻³s；τ≪100s，理论上无空洞，但实际高宽比6:1需添加剂控制形貌。解析：模型仅估算扩散限制，实际需考虑抑制剂/加速剂动力学。43.某3DNAND96层，字线节距40nm，钨电阻率ρ=8μΩ·cm，字线长2μm，宽20nm，厚80nm，求单字线电阻R，并计算当位线电流10μA时，IR压降；若将钨替换为Co（ρ=6μΩ·cm），求新压降。答案：R=ρL/A=8×10⁻⁶×2×10⁻⁴/(20×10⁻⁷×80×10⁻⁷)=8×10⁻⁶×2×10⁻⁴/1.6×10⁻¹⁰=100Ω；IR=10×10⁻⁶×100=1mV；Co：R=6/8×100=75Ω，IR=0.75mV。解析：IR压降需<5mV保证读窗，替换Co可降25%。四、综合设计题（20分）44.设计一个3nmGAA（GateAllAround）纳米片nFET关键工艺序列，要求：(1)纳米片厚度5nm，片间间距8nm，共3片；(2)Innerspacer工艺实现低寄生电容；(3)源漏外延Si:P应力提升；(4)高k金属栅EOT=0.9nm