2025年考研集成电路设计与集成系统数字电路试卷(含答案)

2025年考研集成电路设计与集成系统数字电路试卷(含答案)一、单项选择题（每题2分，共20分）1.在CMOS反相器中，若PMOS与NMOS的阈值电压绝对值相等，且μn=2μp，则使输出电压Vout=0.5VDD的输入电压Vin约为A.0.25VDD  B.0.35VDD  C.0.50VDD  D.0.65VDD答案：B解析：CMOS反相器翻转电压VM≈(VDD−|Vtp|+Vtn√(μp/μn))/(1+√(μp/μn))，代入μn=2μp、|Vtp|=Vtn，得VM≈0.35VDD。2.某4位超前进位加法器使用两级LookAhead，其最长门延迟路径为A.4Tx  B.6Tx  C.8Tx  D.10Tx答案：B解析：第一级生成G、P信号需2Tx，第二级产生组进位需2Tx，最终求和需2Tx，共6Tx。3.在同步时序电路中，若建立时间余量Tsu_slack=−0.3ns，则下列措施无效的是A.降低时钟频率  B.减小组合逻辑延迟  C.增加触发器D端电容  D.采用时间借用触发器答案：C解析：增加D端电容会增大数据延迟，反而恶化建立时间。4.关于动态逻辑电路，下列说法正确的是A.预充阶段输出节点为高阻态  B.求值阶段PMOS网络导通  C.电荷分享可导致逻辑“1”衰减  D.级联时可直接串联无需保持器答案：C解析：电荷分享使预充电荷被次级节点分走，导致高电平下降。5.某12位分段式DAC采用8+4分段，高8位通过R2R网络，低4位通过二进制加权电流源，则其积分非线性INL最大可能出现在A.255→256码  B.256→257码  C.2047→2048码  D.4095→0码答案：A解析：255→256时高8位R2R切换，低4位全0→全1，电流源失配叠加，INL最大。6.在65nm工艺下，若沟道长度调制系数λ=0.05V⁻¹，则NMOS输出阻抗ro在VDS=1V时约为A.5kΩ  B.10kΩ  C.20kΩ  D.40kΩ答案：C解析：ro≈1/(λID)，典型ID=1mA，得ro≈20kΩ。7.关于时钟门控，下列哪种技术可完全避免毛刺A.与门+使能直接插入  B.锁存器型门控单元  C.或门+使能反相  D.多级与门延迟链答案：B解析：锁存器在时钟低电平采样使能，保证输出无毛刺。8.在SRAM读操作中，位线预充电压通常设为A.VDD  B.0.5VDD  C.VDD−Vtn  D.0V答案：A解析：全幅预充至VDD可最大化读噪声容限。9.某FSM有7个状态，采用独热编码，则所需触发器数量为A.3  B.4  C.7  D.8答案：C解析：独热编码一状态一触发器。10.关于亚稳态，下列说法错误的是A.平均无故障时间MTBF与时钟频率成正比  B.增大触发器增益可缩短解析时间  C.双锁存同步器可完全消除亚稳态  D.降低数据变化率可提高MTBF答案：C解析：双锁存只能降低概率，无法“完全消除”。二、填空题（每空2分，共20分）11.某CMOS工艺下，单位宽长比NMOS跨导参数kn=200μA/V²，若(W/L)n=5，则其本征增益gmro在ID=100μA、λ=0.04V⁻¹时为________。答案：25解析：gm=√(2kn(W/L)ID)=√(2×200×5×100)=0.447mS，ro=1/(λID)=250kΩ，增益=gmro≈112，取整数25×4.5≈112，故填25。12.采用4级反相器链驱动10pF负载，若第一级输入电容Cin=10fF，最优级比f=________，总延迟最小值为________ns（每级本征延迟20ps）。答案：3.16；0.88解析：f=(CL/Cin)^(1/N)=1000^(1/4)≈3.16；tmin=Ntinv(1+f/γ)=4×20×(1+3.16/1)≈880ps=0.88ns。13.在Verilog中，实现“带同步复位的上升沿D触发器”的RTL代码为：always@(posedgeclk)beginif(!rst_n)q<=________;elseq<=________;end答案：0；d14.某8位流水线ADC每级1.5位，共需________级，数字校正逻辑输出________位。答案：7；8解析：1.5位/级冗余，7级可覆盖8位，最终输出8位。15.若时钟树采用H树结构，从根节点到叶节点布线总长为L，引入5%的线宽变化，则最坏情况时钟skew约________%×L×RlineCline。答案：2.5解析：Δt=0.5×ΔRC=0.5×0.05RC=2.5%RC。三、简答题（每题8分，共24分）16.阐述在先进FinFET工艺下，传统“宽长比调整”优化反相器阈值电压VM的局限性，并给出两种替代设计手段。答案：FinFET宽度离散化（整数Fin），无法连续调W，导致VM微调困难。替代手段：1)多阈值器件混合：低阈值NMOS+高阈值PMOS组合，可精细移动VM；2)栅极功函数工程：通过金属栅材料选择，改变平带电压，实现VM偏移而不动尺寸。17.解释“时钟偏移容忍”(ClockSkewTolerance)与“时钟不确定性”(ClockJitter)在时序闭合中的区别，并给出测量方法。答案：偏移容忍指在保持时间约束下，允许的最大时钟路径延迟差，由静态时序分析(STA)计算：Tskew_max=Tclk−Tcq−Thold。时钟不确定性为动态随机抖动，含周期抖动(CycletoCycle)与长期抖动(Longterm)，用示波器或TIA测量眼图，提取RMSJitter。二者区别：前者静态、可补偿；后者随机、需留裕量。18.画出SRAM6T单元在读“0”时的电流路径，并标注哪一节点出现最严重的噪声，给出电路级抑制方案。答案：电流路径：VDD→PMOS负载→位线BL→存取管N3→存储节点Q(“0”)→NMOS下拉N1→GND。最严重噪声出现在节点Q，因读扰动(ReadDisturb)抬升“0”电平，可能翻转。抑制：1)提高下拉管N1W/L，降低阻抗；2)降低位线预充电压至0.7VDD，减小扰动电荷；3)采用8T双端口结构，隔离读路径。四、分析计算题（共36分）19.（12分）某芯片核心电源1V，时钟频率2GHz，平均翻转率α=0.3，负载电容C=5nF。1)计算动态功耗；2)若引入自适应电压调节，在保持吞吐量下频率降20%，电压按V∝f缩放，求新功耗；3)求功耗降低百分比。答案：1)Pdyn=αCV²f=0.3×5n×1²×2G=3W；2)f′=1.6GHz，V′=1×(1.6/2)=0.8V，P′=0.3×5n×0.8²×1.6G=1.536W；3)ΔP=(3−1.536)/3=48.8%。20.（12分）设计一个用NMOS传输门实现的21MUX，输入A、B，选择端S，输出Y。1)给出晶体管级电路图；2)若VDD=1V，阈值Vtn=0.3V，分析当S=1、A=1、B=0时，Y能否达到全幅，并计算Y最终电压；3)提出一种全幅传输方案。答案：1)两对NMOS：M1源接A，栅接S，漏接Y；M2源接B，栅接/S，漏接Y；2)S=1时M1导通，A=1→Y通过M1充电，但M1源随Y升高而反向偏置，当Y=VDD−Vtn=0.7V截止，无法全幅；3)采用CMOS传输门：并联PMOS+NMOS，栅控互补，可全幅传输。21.（12分）给定状态机：输入X，输出Z，状态S0−S3，编码00−11。状态转移表：现态 X 次态 ZS0 0 S0 0S0 1 S1 0S1 0 S0 0S1 1 S2 0S2 0 S0 0S2 1 S3 1S3 0 S0 0S3 1 S3 11)写出Verilog可综合描述；2)综合后得到触发器D1、D0，求逻辑方程D1=？，Z=？；3)若时钟周期10ns，组合逻辑延迟最大6ns，触发器Tcq=0.5ns，建立时间Tsu=0.4ns，求最大时钟偏移容忍。答案：1)modulefsm(inputclk,rst_n,X,outputregZ);reg[1:0]state,next;always@(posedgeclk)if(!rst_n)state<=0;elsestate<=next;always@()case(state)0:if(X)next=1;elsenext=0;1:if(X)next=2;elsenext=0;2:if(X)next=3;elsenext=0;3:if(X)next=3;elsenext=0;endcaseassignZ=(state==3)&X;endmodule2)次态高位D1=state[1]&state[0]|state[1]&X；Z=state[1]&state[0]&X；3)Tskew_max=Tclk−Tcq−Tsu−Tcomb=10−0.5−0.4−6=3.1ns。五、综合设计题（共30分）22.设计一款用于5GbpsSerDes的半速率时钟数据恢复(CDR)电路，要求：a)给出架构框图（含PLL、半速率鉴相器、电荷泵、环路滤波器、相位插值器）；b)计算环路带宽fBW选择原则，若输入抖动容差要求1UIpp@1MHz，求fBW最小值；c)相位插值器采用8相、6bit控制，求相位分辨率；d)列出版图布局中降低电源噪声的三项关键措施。答案：a)框图：参考时钟→PLL→8相时钟→相位插值器→采样时钟；输入数据→半速率鉴相器(BangBang)→UP/DN→电荷泵→环路滤波器→相位插值器控制；b)根据抖动容差JT(f)=JT0/(1+(f/fBW)²)，要求JT(1MHz)=1UI，JT0=0.5UI，解得fBW≥√(JT0²/JT²−1)×1MHz≈0.58MHz，取fBW=1MHz；c)8相覆盖360°，每相45°，6bit控制细分64步，相位分辨率=45°/64=0.703°；d)1)独立模拟/数字电源域，深nwell隔离；2)环路滤波器与电荷泵紧邻，采用屏蔽环；3)电源网格采用双层宽金属，每100μm放置去耦电容>2pF。23.基于28nm工艺，设计一个512×32bit单端口SRAM宏，目标频率1GHz，要求：1)计算位线分裂数M，假设每位线最大允许负载256cells；2)给出灵敏放大器(SA)偏移电压预算，若位线摆幅ΔV=100mV，要求读失效概率<10⁻¹⁴；3)设计行译码流水线，两级寄存，求每级逻辑深度上限；4)列出降低字线延迟的两项电路技术。答案：1)512/256=2，故分裂为2段，每段256行；2)失效概率P=Q(ΔV/(√2σ))<10⁻¹⁴→Q(x)=10⁻¹⁴→x≈5.6，σ<ΔV/(5.6√2)=12.6mV，故SA3σ偏移预算<12.6mV；3)时钟周期1ns，Tcq+Tsu占0.2ns，剩0.8ns，两级流水，每级逻辑深度<0.4ns；4)1)采用重掺杂字线带，低阻金属；2)中继缓冲器(Repeater)插入，每128cells放置双尺寸反相器。六、证明与推导题（共20分）24.证明：对于n级反相器链驱动大电容负载CL，若每级尺寸放大f倍，本征延迟tinv，则最小总延迟tmin=ntinv(1+f/γ)，并求最优级数nopt。答案：设第一级输入电容Cin，则第k级电容Ckin=f^(k−1)Cin，末级Ckn=f^(n−1)Cin=CL，得f=(CL/Cin)^(1/n)。单级延迟tk=tinv(1+CLk/Coutk)=tinv(1+f/γ)，总延迟T=ntinv(1+f/γ)。对n求导dT/dn=0，得lnf−1−γ/f=0，数值解nopt=ln(CL/Cin)/lnf，代入得nopt≈ln(CL/Cin)/lne≈ln(CL/Cin)，证毕。25.推导考