2025年(微电子科学与工程)半导体制造设备试题及答案

2025年(微电子科学与工程)半导体制造设备试题及答案一、单项选择题（每题2分，共20分）1.在28nm节点以下，为抑制短沟道效应而引入的应力技术中，以下哪一项属于全局应力（GlobalStress）？A.源/漏嵌入式SiGe（eSiGe）B.双应力衬垫（DSL）C.应力记忆技术（SMT）D.高k金属栅（HKMG）答案：B解析：DSL是在整个晶圆表面沉积张/压应力氮化硅薄膜，属于全局应力；其余三项均为局部应力技术。2.在EUV光刻机中，用于保护掩模版免受污染的关键部件是：A.薄膜（Pellicle）B.投影光学系统（PO）C.中间掩模（REMA）D.光源收集器（Collector）答案：A解析：EUV波段吸收强，传统薄膜无法透光，ASML采用50nm多晶硅/氮化硅复合薄膜，透射率≥90%，是防护核心。3.对于300mm晶圆，在CMP后清洗（PostCMPClean）中，去除Cu残留最常用的化学试剂组合是：A.HF+H₂O₂B.Citricacid+BTAC.NH₄OH+H₂O₂D.HCl+H₂O₂答案：B解析：Citricacid络合Cu²⁺，BTA（苯并三氮唑）在Cu表面形成致密保护膜，抑制腐蚀，兼顾清洗与防腐蚀。4.在原子层沉积（ALD）Al₂O₃工艺中，若TMA脉冲时间固定，提高衬底温度从250°C升至350°C，则每周期生长率（GPC）将：A.线性增加B.先增后减C.基本不变D.指数下降答案：C解析：ALD处于饱和区，温度窗口内GPC由表面反应自限性决定，250–350°C属Al₂O₃温度窗口，GPC恒定约1.1Å/cycle。5.在等离子体刻蚀SiO₂时，为获得高刻蚀选择比（SiO₂:Si>30:1），通常优先选用的气体组合是：A.CF₄/CHF₃B.Cl₂/ArC.HBr/O₂D.SF₆/C₄F₈答案：A解析：CF₄/CHF₃提供大量CFx聚合物，在Si表面形成富碳氟聚合物保护层，抑制Si刻蚀，选择比最高。6.对于7nm节点FinFET，鳍高（Hfin）与鳍宽（Wfin）设计值约为：A.30nm/8nmB.42nm/6nmC.54nm/4nmD.60nm/10nm答案：B解析：ITRS与台积电N7设计手册给出Hfin≈42nm，Wfin≈6nm，兼顾驱动电流与短沟道控制。7.在电子束检测（eBeamInspection）中，决定最小缺陷捕获尺寸的关键参数是：A.束流密度B.着陆能量（LandingEnergy）C.像素尺寸（PixelSize）D.扫描场大小（FOV）答案：C解析：像素尺寸直接对应空间采样率，像素越大，最小可分辨缺陷尺寸越大；主流3nm节点采用1nm像素。8.在离子注入后快速热退火（RTA）中，为抑制瞬态增强扩散（TED），最常采用的升温速率是：A.10°C/sB.50°C/sC.200°C/sD.1000°C/s答案：C解析：200°C/s可在短时间内达到峰值温度，减少点缺陷与杂质相互作用时间，抑制TED，同时保持高激活率。9.在金属有机化学气相沉积（MOCVD）生长GaN时，为降低螺纹位错密度（TDD），引入的缓冲层技术是：A.低温GaN成核层（LTGaN）B.高温AlN插入层C.InGaN应力调制层D.SiNₓ纳米掩模答案：B解析：高温AlN插入层可过滤位错，降低TDD一个数量级至5×10⁸cm⁻²以下，提升LED内量子效率。10.在3DNAND垂直通道刻蚀中，实现40:1深孔刻蚀最关键的工艺控制参数是：A.腔室压力B.衬底温度C.射频功率脉冲占空比D.气体流量比答案：C解析：脉冲占空比调节离子能量与自由基比率，降低电荷积累与微槽（Notching）效应，保证深孔垂直度。二、多项选择题（每题3分，共15分；多选少选均不得分）11.以下哪些措施可有效降低KrF光刻胶的线宽粗糙度（LWR）？A.添加PAG负载型淬灭剂B.降低曝光后烘烤（PEB）温度C.采用分子玻璃光刻胶D.增加显影液TMAH浓度E.引入顶层抗反射涂层（TARC）答案：A、C、E解析：A抑制酸扩散，C降低聚合物链段运动，E减少驻波；B降低温度会增大LWR，D增加浓度导致溶解不均匀。12.在ALDW成核层工艺中，为抑制SiCl₄副产物对Si衬底的腐蚀，可采取：A.预沉积TiN阻挡层B.降低WF₆脉冲温度C.采用SiH₄替代Si₂H₆作为Si源D.增加H₂等离子体还原步骤E.缩短WF₆暴露时间答案：A、D、E解析：TiN阻挡层隔离WF₆与Si，H₂等离子体还原降低F浓度，缩短时间减少反应量；Si₂H₆活性更低，C错误。13.关于深紫外（DUV）光源193nmArF准分子激光，下列说法正确的是：A.重复频率可达6kHzB.光谱线宽（E95）<0.3pmC.采用氦气作为缓冲气体D.激光腔需使用CaF₂棱镜E.输出功率约90W答案：A、B、D、E解析：C错误，缓冲气体为Ne/He混合，但主要缓冲为Ne，降低线宽需CaF₂光学件。14.在Cu双大马士革工艺中，导致电迁移（EM）寿命退化的缺陷来源包括：A.沟槽侧壁粗糙B.Cu/阻挡层界面空洞C.低k材料吸湿D.过孔底部Cu过度侵蚀（Vnotch）E.封装应力诱导晶圆弯曲答案：B、D解析：界面空洞与Vnotch直接增大电流密度梯度，EM失效加速；其余为间接因素。15.在300mm晶圆厂AMHS（自动物料搬运系统）中，实现12分钟生产周期（CycleTime）的关键技术有：A.高速OHT（OverheadHoistTransport）速度5m/sB.多层立体Stocker缓存C.基于DAG的实时调度算法D.无线供电（WPS）减少滑触线维护E.晶圆盒RFID双频标签答案：A、B、C解析：D、E提升可靠性，但对CycleTime贡献<5%，非瓶颈。三、判断题（每题1分，共10分；正确打“√”，错误打“×”）16.在电子束直写（EBL）中，采用更高加速电压（100keV）会显著降低邻近效应。答案：√解析：高能电子前向散射增强，背散射范围扩大但剂量占比下降，有效降低邻近效应。17.在等离子体刻蚀中，增加偏压功率会提高自由基密度。答案：×解析：偏压功率主要增加离子能量，自由基密度由源功率决定。18.对于3nm节点，栅极接触（GateContactOverActive,GCA）采用Ru替代W可降低接触电阻30%。答案：√解析：Ru功函数4.7eV，与nSi界面势垒低，电阻率7μΩ·cm，比W低40%。19.在晶圆级封装（WLP）中，TSV深孔电镀Cu时，添加抑制剂（Suppressor）可提高底部沉积速率。答案：×解析：抑制剂吸附在开口，抑制侧壁沉积，实现自下而上填充，底部速率相对提高表述不严谨，应为“相对提高底部与侧壁速率比”。20.使用高真空化学气相沉积（UHVCVD）生长SiGe时，生长速率与衬底晶向无关。答案：×解析：UHVCVD表面反应受限，Si(100)与(110)生长速率差异可达3倍。21.在EUV光刻中，光刻胶曝光剂量mJ/cm²越大，则随机缺陷（StochasticDefect）越少。答案：√解析：高剂量增加光子吸收数，降低光子/酸密度波动，减少桥接/断线缺陷。22.在ALD高k沉积中，引入O₃作为氧化剂可提高界面陷阱密度（Dit）。答案：×解析：O₃强氧化性可钝化界面悬挂键，Dit降低。23.对于14nmFinFET，采用应变硅（sSi）通道可提升电子迁移率20%。答案：√解析：双轴张应变1.2GPa可分裂能谷，降低有效质量，迁移率提升18–22%。24.在晶圆厂洁净室中，FFU风速越大，颗粒去除效率越高，但振动会增大。答案：√解析：风速0.45m/s为平衡点，>0.55m/s振动噪声指数上升。25.在Cu电镀中，增加Cl⁻浓度会促进阳极钝化，降低电镀均匀性。答案：√解析：Cl⁻与Cu⁺形成不溶CuCl膜，导致阳极极化增大，电流分布不均。四、填空题（每空2分，共20分）26.在5nm节点，为实现n/p器件功函数分离，采用__________偶极子技术，其典型材料为__________。答案：La₂O₃偶极子，La₂O₃27.在等离子体刻蚀SiN时，为获得高选择比SiN:SiO₂，常加入__________气体，其作用是生成__________聚合物保护膜。答案：CH₂F₂，富氢氟碳聚合物28.在电子束检测中，二次电子产额（SEY）峰值出现在着陆能量约__________eV，此时缺陷信噪比最高。答案：40029.在3DNAND字线堆叠中，W替代多晶硅作为栅极材料，其电阻率需低于__________μΩ·cm，以满足RC延迟要求。答案：1030.在晶圆厂VOC处理系统中，沸石转轮浓缩比通常为__________，再经RTO处理，去除率可达__________%。答案：10–20，>9931.在ALDTiN工艺中，采用TDMAT前驱体，其饱和脉冲时间需大于__________s，温度窗口为__________°C。答案：0.5，250–35032.在Cu双大马士革结构中，低k材料k值需低于__________，孔隙率约__________%。答案：2.4，20–3033.在EUV掩模中，吸收层材料由TaBN改为__________，可降低阴影效应__________%。答案：Ni，1534.在300mm晶圆CMP中，为降低边缘滚降（EdgeRollOff），采用__________头压力分区技术，边缘区压力降低__________%。答案：Zone3，2035.在GaNHEMT制造中，为抑制电流崩塌，表面钝化层采用__________厚度__________nm。答案：SiNₓ，50五、简答题（每题8分，共24分）36.简述在3nm节点采用环绕栅极（GAA）纳米片（Nanosheet）结构替代FinFET的三大技术动因，并指出制造流程中新增的关键设备。答案：（1）短沟道效应控制：Nanosheet宽度<12nm，栅极四面环绕，亚阈值摆幅降低至65mV/dec，FinFET仅三面栅，漏电流高一个数量级。（2）驱动电流提升：堆叠3层Nanosheet，有效宽度增加2.4倍，饱和电流提升35%。（3）阈值电压（Vt）灵活调节：通过不同金属功函数栅极堆叠（AlTiN、TiAlC），实现n/p多Vt器件，无需额外掩模。新增关键设备：a.原子层刻蚀（ALE）系统，用于精确去除SiGe牺牲层，横向刻蚀均匀性<0.5nm；b.高真空横向外延（HVE）系统，在Nanosheet边缘选择性外延Si/SiGe，降低串联电阻；c.超薄膜厚测量椭偏仪（VUVSE），对5层堆叠3nmSi通道厚度实现0.1Å重复精度。37.描述在EUV光刻中随机缺陷（StochasticDefect）产生的物理机制，并给出三种降低缺陷密度的工艺优化方案。答案：机制：EUV光子能量92eV，光子吸收服从泊松分布，当局部光子数低于阈值，光酸生成不足，导致显影后线宽局部缩颈或断裂；反之过量光子产生桥接。优化方案：（1）光刻胶改性：采用分子玻璃型（MolecularGlass）光刻胶，酸扩散长度<4nm，提升图像对比度；（2）光源剂量提升：将曝光剂量从30mJ/cm²提升至45mJ/cm²，光子密度波动降低25%，缺陷密度下降60%；（3）显影工艺优化：采用负显影（NegativeToneDevelopment,NTD）工艺，利用有机溶剂溶解未曝光区，降低显影液表面张力，减少崩塌。38.解释在Cu双大马士革结构中，电迁移（EM）失效的“底部空洞”形成机理，并给出两种在线检测与一种工艺改进方案。答案：机理：Cu电镀后晶粒尺寸分布不均，在过孔底部存在<100>取向小晶粒，其界面扩散激活能低（0.7eV），电流密度集中导致Cu原子沿Cu/阻挡层界面扩散，形成空洞并向上扩展，最终开路。在线检测：a.电子束扫描（eBeamInspection），利用电压对比（VC）模式，捕获过孔底部空洞，灵敏度20nm；b.声学扫描（SAM），采用1GHz超声换能器，检测界面脱层信号，与VC互补。工艺改进：在Cu电镀后增加350°C2h退火，促进晶粒长大至500nm，同时引入1nmAl掺杂Cu，界面扩散激活能提升至0.95eV，EM寿命提高5倍。六、计算题（共11分）39.某3nm节点GAANanosheet器件，单根Nanosheet宽度W=12nm，高度H=5nm，堆叠3层，沟道长度L=20nm，栅极氧化层EOT=1