2025年(微电子科学与工程)集成电路技术试题及答案

2025年(微电子科学与工程)集成电路技术试题及答案一、单项选择题（每题2分，共20分）1.在0.18μmCMOS工艺中，若栅氧厚度为3.2nm，则单位面积栅氧电容Cox最接近A.1.1fF/μm²B.5.4fF/μm²C.10.8fF/μm²D.17.2fF/μm²答案：C解析：Cox=εox/tox，εox≈3.45×10⁻¹³F/cm，tox=3.2×10⁻⁷cm，换算后得10.8fF/μm²。2.某65nm工艺下，NMOS的阈值电压Vtn=0.35V，体效应系数γ=0.18V½，若源极电压Vs=0.5V，衬底偏置Vsb=0.8V，则新阈值电压为A.0.35VB.0.41VC.0.50VD.0.58V答案：C解析：ΔVtn=γ(√(2ϕf+Vsb)−√2ϕf)，取2ϕf=0.88V，计算得ΔVtn≈0.15V，故Vtn′≈0.50V。3.在14nmFinFET中，鳍高Hfin=42nm，鳍宽Wfin=8nm，等效沟道宽度Weffperfin为A.50nmB.84nmC.92nmD.100nm答案：C解析：Weff=2Hfin+Wfin=2×42+8=92nm。4.对于两级密勒补偿运算放大器，若第一级增益Av1=40dB，第二级Av2=30dB，则总增益为A.70dBB.60dBC.1200dBD.120dB答案：A解析：分贝值直接相加，40+30=70dB。5.在28nmHKMG工艺中，采用高κ介质HfO₂（κ≈25）替代SiO₂，若保持EOT=1nm，则物理厚度约为A.1nmB.3nmC.5nmD.7nm答案：D解析：EOT=tphy×3.9/κ，tphy=1×25/3.9≈6.4nm，取整7nm。6.某SRAM单元在0.6V、25°C下读静态噪声容限（RSNM）为180mV，若温度升高至100°C，RSNM将A.增加20mVB.基本不变C.下降约30mVD.下降80mV答案：C解析：高温下载流子迁移率下降，下拉管强度减弱，RSNM退化约15–20%。7.在数字标准单元库中，同一逻辑功能单元X1与X4驱动能力之比约为A.1:1B.1:2C.1:4D.1:8答案：C解析：命名惯例Xn表示n倍最小尺寸，电流驱动能力线性正比。8.采用铜互连的低κ介质（κ=2.4）时，若线宽w=45nm，间距s=45nm，厚度t=90nm，则单位长度电容约为A.0.08fF/μmB.0.15fF/μmC.0.22fF/μmD.0.30fF/μm答案：B解析：平行板+边缘场综合估算，C≈ε₀κ(2t/(w+s)+π/ln(2s/w))≈0.15fF/μm。9.在10Gb/sSerDes中，若信道损耗为12dB@5GHz，采用DFE+CTLE后眼图高度改善6dB，则最终眼高相当于A.6dB损耗B.12dB损耗C.18dB损耗D.0dB损耗答案：A解析：12dB−6dB=6dB剩余损耗。10.对于片上LDO，若负载电流阶跃从1mA→50mA，输出电压下冲ΔV=60mV，则所需片上电容最小值约为A.50pFB.200pFC.800pFD.2nF答案：C解析：ΔQ=CΔV，ΔQ≈49mA×1ns=49pC，C=ΔQ/ΔV≈817pF，取800pF。二、多项选择题（每题3分，共15分，多选少选均不得分）11.下列技术可有效抑制短沟道效应（SCE）的有A.提高沟道掺杂B.降低栅氧厚度C.引入应变硅D.采用超薄体SOI答案：A、B、D解析：应变硅提升迁移率，与SCE抑制无直接关系。12.关于FinFET寄生参数，正确的有A.栅源覆盖电容Cgs,ov随鳍高增加而增加B.源/漏电阻Rsd与鳍宽呈反比C.栅电阻Rg与鳍数无关D.寄生双极效应在N+与P+鳍交界处显著答案：A、B、D解析：Rg随鳍数增加而减小，因并联。13.在10nm节点以下，以下哪些属于“设计工艺协同优化”（DTCO）范畴A.标准单元高度由9T降至7.5TB.采用自对准栅极接触（CA）C.引入单扩散中断（SDB）D.金属层由Cu换为Co局部互连答案：A、B、C、D解析：均为DTCO典型案例。14.关于3DICTSV中介层，正确的有A.TSV电容通常>100fF/mmB.TSV电感通常<10pH/mmC.TSV热膨胀失配导致KeepOutZoneD.TSV可用于10μm厚超薄晶圆答案：A、C、D解析：TSV电感约50–100pH/mm，B错误。15.在亚阈值数字电路中，以下措施可降低最小可工作电压Vmin的有A.降低亚阈值摆幅SSB.提高Ion/Ioff比C.降低阈值电压失配σVthD.采用正向体偏置答案：B、C、D解析：SS为物理极限，降低SS不现实。三、判断改错题（每题2分，共10分，先判断对错，再改正错误部分）16.在FDSOI中，背偏置电压Vback=−3V时，NMOS阈值电压一定升高。答案：错改正：负背偏置对NMOS为反向体偏置，Vth升高，但“一定”需满足沟道未穿通，若已穿通则效应饱和，故“一定”过于绝对，改为“通常升高”。17.对于相同面积，圆形MOM电容比叉指型MOM电容具有更高的Q值@10GHz。答案：对解析：圆形减少尖锐边缘，降低边缘场损耗与趋肤效应。18.在28nm以下，栅极接触位于沟道正上方（CB）会导致栅氧击穿概率显著增加。答案：错改正：CB采用高κ金属栅+厚硬掩模，击穿概率未显著增加，改为“不会显著增加”。19.采用低κ介质会提高互连热导率，从而改善电迁移寿命。答案：错改正：低κ介质热导率更低，改为“降低互连热导率，电迁移寿命恶化”。20.对于DUV光刻，采用自对准四重图形（SAQP）可实现14nm栅极间距。答案：对解析：SAQP在193nm浸没式光刻下可实现<20nm间距。四、简答题（每题8分，共24分）21.简述FinFET中“鳍宽度Wfin”对亚阈值摆幅SS与DIBL的影响机理，并给出定量趋势。答案：Wfin减小→栅对沟道电荷控制增强→表面势垒更陡峭→SS减小；同时漏场穿透被抑制→DIBL减小。实验表明：Wfin从12nm降至6nm，SS由76mV/dec降至65mV/dec，DIBL由80mV/V降至45mV/V。22.列出三种降低SRAM单元漏电流的设计技术，并比较其在0.6V下的效果。答案：1)源极可编程偏置（SPB）：读/写时接地，保持时浮空，漏电流↓45%；2)位线驱动休眠（BLDS）：位线预充电压降至0.4V，漏电流↓30%；3)动态电压反偏（DVS）：衬底偏置−1V，漏电流↓60%；综合采用三项，总漏电流可降至原始15%。23.解释“时间依赖介质击穿（TDDB）”中Emodel与1/Emodel的差异，并指出哪种更适用于高κ金属栅。答案：Emodel认为断裂键数∝电场E，寿命τ∝exp(−γE)；1/Emodel认为τ∝exp(G/E)，基于阳极空穴注入。高κ膜较厚，电场较低，Emodel与实验吻合更好，故工业采用Emodel。五、计算与推导题（共31分）24.（10分）某180nm工艺NMOS，W=10μm，L=0.18μm，μn=320cm²/V·s，Cox=1.1×10⁻⁶F/cm²，Vgs=1.8V，Vtn=0.5V，λ=0.08V⁻¹。求：（1）饱和区漏电流Idsat；（2）小信号输出电阻ro；（3）本征增益gmro。答案：（1）Idsat=½μnCox(W/L)(Vgs−Vtn)²=½×320×1.1×10⁻⁶×(10/0.18)×1.3²≈2.07mA（2）ro=1/(λIdsat)=1/(0.08×2.07×10⁻³)≈6.04kΩ（3）gm=√(2μnCox(W/L)Idsat)=√(2×320×1.1×10⁻⁶×55.6×2.07×10⁻³)≈3.2mS，gmro≈19.325.（10分）设计一个带隙基准，要求Vref=1.2V，温度系数TC=0ppm/°C。已知PNPβ=100，VA=50V，硅Eg=1.12eV，kT/q=26mV@300K。求：（1）ΔVBE比例系数K；（2）若Q1发射区面积=1×，Q2=8×，R1/R2比值；（3）若运放失调Vos=0.5mV，引入温漂多少ppm/°C？答案：（1）K=(Vref−VBE0)/(ΔVBE/ΔT)=(1.2−0.75)/(26mV·ln8·2/300)=0.45/(108μV/K)=4.17×10³（2）ΔVBE=VTln8=54mV，R1/R2=K·ln8=4.17×10³×2.08≈8.68（3）dVref/dT=Vos·(R2/R1)·(1/VT)·(k/q)=0.5mV×0.115×0.039≈2.2μV/K，对应1.8ppm/°C。26.（11分）一个3级反相器链驱动Cload=2pF，第一级输入电容Cin0=2fF，求最小延迟下的级比f及总延迟。假设每级本征延迟tp0=8ps，γ=1。答案：最优级比f=(Cload/Cin0)^(1/N)=(2×10⁻¹²/2×10⁻¹⁵)^(1/3)=10，总延迟ND=3×8ps×(f+γ)=3×8×11=264ps。六、综合设计题（共30分）27.设计一款用于0.5V、1MHz无线传感节点的全集成DCDC降压转换器，要求：（1）输出电压0.5V±2%，负载0.1–5mA，峰值效率>85%；（2）仅允许使用4.7nH片上电感，Q=8@2GHz，ESR=0.4Ω；（3）输入源为1.2V纽扣电池，ESR=1Ω。任务：a)选择拓扑并给出理由；b)计算所需最小飞电容或电感值；c)设计功率级W/L与驱动级尺寸；d)给出轻载效率退化<5%的解决方案；e)绘制关键节点波形并标注纹波。答案：a)采用多相双转换增益SC（1/2×+1/3×）+LDO混合拓扑，理由：纯电感型因0.5V占空比42%，峰值电流大，且片上电感Q低；纯SC在0.5V输出需3级，飞电容面积大；混合方案前两相SC将1.2V降至0.6V，后接LDO稳压至0.5V，兼顾效率与面积。b)设SC1/2×相，Iload=5mA，ΔV=10mV，Cfly≥Iload/(2fΔV)=5mA/(2×1MHz×10mV)=250nF，采用MIM2fF/μm²，面积0.125mm²，可接受。c)功率级选NMOS低Vt0.15V，Wn=400μm，分段32finger，Rp=0.2Ω；PMOSWp=800μm；驱动级链级比3，末级W=80μm，确保tr/tf<5ns。d)轻载采用脉冲跳频+栅电荷循环，跳频阈值200μA，休眠时驱动级电源关断，效率退化仅3%。e)波形：Vout纹波三角波，峰峰值4mV，Iind峰峰值8mA，相位交替，纹波频率2MHz，满足±2%。28.给定一个12bit1MS/sSARADC，电源1.0V，输入范围0–1V，要求SNDR>70dB，功耗<50μW。a)选择CDAC拓扑与单位电容值；b)计算kT/C噪声限制下的最小Cu；c)设计比较器噪声与带宽；d)给出自举开关尺寸与Ron；e)给出校准算法伪代码。答案：a)采用分段式CDAC，高6位MOM4fF/μm²，低6位MIM1fF/μm²，单位Cu=4fF。b)kT/C<(1V)²/(2^(2×12)×12×4/π²)，得Cu>3.2fF，取4fF满足。c)比较器输入噪声<30μVrms，前置放大+锁存，前置增益20dB，带宽20MHz，功耗12μW。d)自举开关W/L=8μm/40nm，Ron≈200Ω，建立时间<2ns。e)校准：1.输入接地，采集码值，得偏移O；2.输入接基准1/2Vref，测码值，得增益G；3.逐位注入±1LSB脉冲，测DNL，更新电容阵列修调寄存器；4.循环3次收敛，写回EEPROM。七、论述题（共20分）29.从器件电路系统三个层面，论述202