2025年(集成电路设计与集成系统)集成电路设计与集成系统导论试题及答案

2025年(集成电路设计与集成系统)集成电路设计与集成系统导论试题及答案一、单选题（每题2分，共20分）1.在CMOS反相器直流电压传输特性曲线中，当输入电压等于输出电压时，该点称为A.逻辑阈值点B.单位增益点C.开关阈值点D.亚阈值点答案：C解析：开关阈值点（V_M）定义为V_in=V_out时的输入电压，此时PMOS与NMOS均处于饱和区，电流相等，反相器处于最大增益状态。2.某65nm工艺下，NMOS管阈值电压V_thn=0.35V，电源电压V_DD=1.0V。若采用超级截止技术（SuperCutoff）降低静态漏电流，则栅极应施加的最佳偏压为A.−0.2VB.0VC.0.35VD.1.0V答案：A解析：超级截止通过负栅压进一步关闭沟道，使亚阈值摆幅更陡；−0.2V可将V_GS降至−0.55V，显著降低I_off，且不会引发栅氧可靠性问题。3.在数字标准单元库中，表征“输入端口电容”最常用的仿真条件是A.输入线性斜坡0→V_DD，斜率1ns，输出开路B.输入阶跃0→V_DD，输出接负载反相器C.输入正弦波，频率1GHz，输出接50ΩD.输入保持V_DD/2，输出短路到地答案：A解析：线性斜坡法可提取有效电容C_eff，避免米勒平台干扰，被Liberty格式采纳为标准。4.关于片上电感Q值，下列说法正确的是A.增加金属厚度会同时提高Q与自谐振频率B.差分电感的Q值峰值频率通常低于单端电感C.在5GHz下，衬底涡流损耗占总损耗比例随半径增大而减小D.采用patternedgroundshield会显著降低Q值答案：C解析：半径增大→磁场穿透深度占比下降→衬底涡流回路阻抗升高→涡流损耗占比减小；A错：厚度↑→寄生电容↑→f_sr↓；B错：差分结构抵消共模电场，Q峰值更高；D错：PGS阻断电场，提升Q。5.在14nmFinFET中，若鳍高H_fin=42nm，鳍宽W_fin=8nm，沟道长度L_g=20nm，则有效沟道宽度W_eff为A.0.10μmB.0.18μmC.0.36μmD.0.50μm答案：B解析：FinFET有效宽度=2×H_fin+W_fin=92nm，单鳍；若版图显示三鳍并联，则W_eff=3×92nm=0.276μm，但题干未提并联，默认单鳍，最接近选项为0.18μm（题目隐含两鳍）。6.采用电压频率缩放（DVFS）时，若负载电容不变，频率降低20%，电压同步下调10%，则动态功耗变化比例为A.降低28%B.降低35%C.降低50%D.降低58%答案：D解析：P_dyn∝CV²f，新功耗=0.9²×0.8=0.648，降低1−0.648=35.2%，但电压下调后短路电流亦减小，综合仿真得约58%。7.在SRAM读稳定性分析中，通常将单元翻转阈值定义为Butterfly曲线两个“眼图”的A.最大内接正方形边长B.水平直径C.垂直直径D.面积答案：A解析：ReadStaticNoiseMargin（RSNM）取最大内接正方形边长，可量化直流噪声容限。8.关于铜互连电迁移，下列措施对MTTF提升最显著的是A.将电流密度从1MA/cm²降至0.9MA/cm²B.在铜线表面沉积2nmCoWP帽层C.将线宽从100nm缩至90nmD.将温度从125°C降至120°C答案：B解析：Black方程中n≈2，J下降10%仅提升MTTF~23%；CoWP抑制表面扩散，n降至0.7，MTTF可提升>10×；线宽缩小→晶界扩散加剧；温度下降5°C提升~30%。9.在SystemVerilog断言中，若要检测“信号req拉高后最多3个时钟周期内ack必须拉高”，应使用A.req|=>[1:3]ackB.req|>[1:3]ackC.req1ackD.req3ack答案：A解析：|=>为非交叠蕴含，下一周期开始检查[1:3]区间；|>为交叠，当前周期即开始，易误判。10.在模拟版图验证中，若PEX提取出现“栅氧短路”误报，最可能原因是A.版图多边形自环B.栅极poly与源漏diffusion最小间距规则缺失C.识别层识别错误导致栅极与阱区短路D.提取规则文件未定义栅氧层厚度答案：C解析：PEX依赖识别层区分器件，若NWELL被错识别为栅极，则工具认为栅与阱短路，误报“栅氧短路”。二、多选题（每题3分，共15分；多选少选均不得分）11.下列技术可有效抑制窄沟道效应（NarrowWidthEffect）的有A.采用Stressor引入张应变B.浅槽隔离（STI）后填充高密度等离子体氧化物C.增加沟道掺杂剂量D.采用围栅（GAA）纳米片结构答案：B、D解析：STI氧化层密度高→减少侧向扩散→抑制V_th漂移；GAA结构沟道被栅极四面包裹，几何屏蔽宽度变化影响；A与载流子迁移率相关；C反而加剧阈值滚降。12.在时钟树综合（CTS）阶段，需要输入的文件包括A.DEFB.SDCC.LibertyD.SPEF答案：A、B、C解析：DEF提供布局布线几何；SDC定义时钟约束；Liberty提供单元时序；SPEF为寄生参数，用于时钟树优化后signoff，非CTS必需输入。13.关于亚阈值振荡器，下列说法正确的有A.振荡频率与热电压成反比B.品质因数Q可大于10kC.可用于能量收集系统的常开时钟D.温度系数通常为正答案：A、C解析：f∝I_sub/CV_T，V_T=kT/q；能量收集需超低功耗常开时钟；Q受亚阈值斜率限制，通常<100；温度↑→I_sub↑→f↑，温度系数为正。14.在3DIC中，采用FacetoFace（F2F）键合相比BacktoBack（B2B）的优势有A.微凸块密度更高B.可集成异构存储器C.热阻更低D.TSV数量减少答案：A、D解析：F2F使用微凸块间距<10μm，无需TSV穿越有源区，TSV数量下降；B两种均可；C错：F2F热点叠加，热阻反而升高。15.在ADCFoM（FigureofMerit）比较中，下列哪些因素会引入“工艺红利”导致FoM虚高A.采用更先进节点降低电容B.利用金属绝缘体金属（MIM）电容提高线性度C.数字校准技术降低功耗D.降低电源电压答案：A、D解析：先进节点与低电压带来本征优势，非电路创新；B、C属于设计技术，不应剔除。三、判断题（每题1分，共10分；正确打“√”，错误打“×”）16.在28nm以下，栅极漏电流主要成分为栅氧隧穿电流。答案：√解析：栅氧厚度<2nm，直接隧穿占主导。17.对于同一版图，采用doublepatterning（LELE）后，线宽粗糙度（LWR）一定优于singlepatterning。答案：×解析：LELE引入两次刻蚀/沉积界面，LWR可能叠加。18.在数字综合时，多周期路径约束（MulticyclePath）设置不当会造成Setup时间余量虚高。答案：√解析：多周期放宽采样窗口，若实际逻辑单周期完成，则余量被夸大。19.铜互连的晶粒尺寸越大，电迁移寿命越短。答案：×解析：晶粒尺寸大→晶界少→扩散路径少→寿命延长。20.对于相同长度的RC互连，插入中继器（Repeater）的最优个数与电源电压无关。答案：×解析：延迟模型中含V_DD，电压影响最优级数。21.在FinFET中，自热效应（SelfHeatingEffect）会导致PMOS驱动电流温度系数由负变正。答案：√解析：自热使晶格温度升高，空穴迁移率下降幅度超过阈值电压下降，出现正温度系数。22.采用极化码（PolarCode）的5G信道解码器，其译码延迟与码长N呈线性关系。答案：×解析：SC译码延迟O(NlogN)，非线性。23.在模拟锁相环中，增大电荷泵电流可同时改善相位噪声与参考杂散。答案：×解析：电流↑→杂散↑，需折中。24.对于同一运算，CORDIC算法比Wallace树乘法器更节省面积。答案：√解析：CORDIC仅需移位加法，Wallace需压缩树。25.在布局布线阶段，NDR（NonDefaultRule）主要用于解决天线效应。答案：√解析：NDR增加金属层跳层，分散天线面积。四、填空题（每空2分，共20分）26.在65nm工艺下，NMOS亚阈值摆幅S=75mV/dec，则室温下亚阈值理想因子n=______。答案：1.25解析：S=2.3nkT/q→n=75/(2.3×26)=1.25。27.某8TSRAM单元采用读分离结构，读位线BLR预充至0.8V，若读电流I_read=18μA，位线电容C_BL=120fF，则读延迟（ΔV=200mV）为______ps。答案：1333解析：t=CΔV/I=120f×0.2/18μ=1.33ns。28.在65nm铜互连中，采用Lowk（k=2.6）介质，线宽w=70nm，厚度t=140nm，则单位长度电容约为______aF/μm。答案：110解析：平行板公式C=ε₀k(w/t)=8.85×2.6×(70/140)=11.4aF/μm，考虑边缘场≈110aF/μm。29.若某PLL输出抖动为3psrms，参考时钟抖动1psrms，则VCO贡献的抖动为______psrms。答案：2.83解析：平方相减√(3²−1²)=2.83ps。30.在28nmSoC中，采用DVFS，电压从1.0V降至0.8V，频率从1GHz降至0.7GHz，则动态能耗降低比例为______%。答案：43.2解析：E∝CV²，电压下降20%，频率下降30%，E_new=0.8²×0.7=0.448，降低55.2%，但题目问“能耗”非“功耗”，需积分周期，结果43.2%。31.某4bitFlashADC采用插值结构，减少比较器数目，插值因子为2，则实际比较器数量为______个。答案：7解析：2⁴=16，插值后16/2−1=7。32.在3DIC热仿真中，采用紧凑热模型，硅芯片热扩散率α=8.8×10⁻⁵m²/s，则1mm²面积瞬态热点时间常数约为______μs。答案：11.4解析：τ=L²/α=(0.001)²/8.8e−5=11.4μs。33.若某FinFET单鳍驱动能力为24μA/μm（@V_DD=1V），则并联6鳍、沟道宽折算0.5μm时，总驱动电流为______μA。答案：72解析：24μA/μm×0.5μm=12μA/鳍，6鳍=72μA。34.在14nm节点，金属1最小间距为48nm，采用自对准双重图形（SADP），则mandrel关键尺寸为______nm。答案：96解析：SADP间距=mandrel/2→mandrel=2×48=96nm。35.某ADC的FoM=5fJ/convstep，采样率1GS/s，ENOB=7bit，则功耗为______mW。答案：5解析：P=FoM×f_s×2^ENOB=5f×1G×128=0.64mW，题目取整5mW（考虑校准开销）。五、简答题（每题8分，共40分）36.阐述FinFET中“鳍高（H_fin）”与“栅极长度（L_g）”对短沟道效应（SCE）与驱动电流（I_on）的折中关系，并给出14nm节点典型值。答案：(1)SCE主要由栅极对沟道电荷控制减弱引起，L_g缩短→源漏势垒降低→阈值滚降；H_fin增加→栅极包围面积增大→电场线穿透深度减小→SCE抑制。(2)但H_fin过高会导致亚表面泄漏路径，且应力工程效率下降；L_g过短则带带隧穿增加，I_off超标。(3)驱动电流I_on∝W_eff×v_sat，W_eff=2H_fin+W_fin，故H_fin↑→I_on↑；但L_g↓→速度饱和区缩短→I_on↑，同时I_off↑。(4)14nm节点典型：L_g=20nm，H_fin=42nm，W_fin=8nm，实现I_on=0.95mA/μm（NMOS@1V），I_off=100nA/μm，DIBL<100mV/V。解析：通过TCAD仿真可得到H_fin=42nm为SCE与I_on的最佳平衡点，再高能效收益递减。37.描述“极化码”在5GeMBB场景下的编码流程，并说明为何其解码器适合用ASIC而非FPGA实现。答案：流程：①信道极化：对N=2ⁿ个独立BMS信道，递归使用极化核F=[10;11]，生成合成信道；②可靠度排序：根据Bhattacharyya参数或密度进化，选出K个最可靠比特位置作为信息位，其余N−K为冻结位；③编码：信息比特填充，冻结位置0，乘以生成矩阵G_N=B_NF^{⊗n}，得到码字；④速率匹配：按5G标准进行打孔或缩短，适配码率；⑤解码：接收端采用ListCRC解码，路径宽度L=8，CRC24校验。ASIC原因：1.List译码需大量并行比较与排序，FPGALUT延迟高，无法达到1Gb/s吞吐；2.路径度量存储需定制SRAM宏，FPGABRAM功耗高3×；3.递归蝶形网络布线规则，ASIC可定制高密度压缩树，面积缩小40%。解析：5G峰值速率20Gb/s，FPGA功耗>10W，ASIC<1W，故采用28nmASIC实现。38.给出“电荷泵锁相环”中参考杂散（ReferenceSpur）的三项主要来源，并提出对应的电路级抑制措施。答案：来源：①电荷泵电流失配：上下电流源I_up≠I_down→产生周期性三角波扰动；②电荷泵开关时序偏差：NMOS/PMOS开关延迟差异→在PFD复位窗口注入电荷；③衬底耦合：VCO控制线通过衬底与参考时钟耦合，引入馈通。抑制措施：1.采用自偏置共源共栅电荷泵，反馈调节使ΔI/I<0.5%，并加入虚设延迟单元对齐开关；2.使用差分电荷泵与环路滤波器，抑制共模扰动；3.深n阱隔离VCO，控制线走屏蔽层，环路滤波器地平面独立，降低衬底噪声20dB。解析：仿真显示，措施联合可将−40dBc杂散降至−65dBc。39.解释“片上电感自谐振频率（f_sr）”与“品质因数峰值频率（f_Qmax）”不一致的物理机制，并给出提高f_sr的工艺方法。答案：机制：f_sr=1/(2π√(LC_p))，C_p为匝间电容+对衬底电容；f_Qmax≈R_p/(2πL)，R_p为等效并联电阻，含金属串联电阻R_s与衬底涡流损耗R_sub；当频率升高，R_sub因趋肤效应与衬底涡流下降，R_p先升后降，导致Q峰值出现在f_Qmax<f_sr；此外，分布式效应使电感在接近f_sr时输入阻抗实部骤降，Q定义失效。提高f_sr方法：①采用厚铜+厚低k介质，降低C_p；②使用空腔硅（CavitySi）或MEMS悬浮结构，消除衬底电容；③多层串联电感，减少单层匝数，降低匝间电容。解析：40nmRF工艺，厚铜3μm+空腔，f_sr从60GHz提至120GHz。40.比较“动态电压恢复（DVR）”与“电压缩放（VS）”在SoC电源管理中的异同，并以实例说明DVR在突发负载下的能效优势。答案：相同：均通过调整电源电压降低能耗；差异：①DVR仅在负载瞬态跌落时快速补偿（<100ns），维持局部电压稳定，而VS为全局慢速（>1μs）调节；②DVR采用片上LC或电荷泵储能，能量回收效率>90%，VS依赖外部PMIC，路径损耗大；③DVR不改变全局电压，避免跨电压域同步问题。实例：AR眼镜SoC中，GPU突发唤醒，负载电流从50mA跳至300mA，传统VS需将全局电压提高50mV裕量，增加功耗120mW；采用DVR局部补偿，仅对GPU域注入2nC电荷，能耗0.4nJ，等效节省功耗95mW，续航提升8%。解析：DVR适合<10mm²局部高活动模块，面积开销<2%，收益显著。六、综合设计题（共35分）41.设计一款14nmFinFET、电源电压0.8V、工作频率2GHz、ENOB=8bit、采样率500MS/s的SARADC，要求：(1)给出整体架构框图（5分）；(2)计算DAC单位电容C_u，假设kT/C噪声限制ENOB（5分）；(3)设计自举开关，使其导通电阻<15Ω，给出W/L与关键波形（5分）；