雨课堂学堂在线学堂云《高性能FPGA数字处理技术（北京理工）》单元测试考核答案

第1题在系统空闲期间,基于SRAM编程的FPGA可以在外部逻辑的控制下,通过存储于存储器中不同的目标系统数据的重新下载,来实现芯片逻辑功能的改变,这种技术称为动态系统重构技术。()第2题工作电压的降低可以使得芯片的功耗大大减少,以适应一些低功耗场合的应用,比如移动通信设备等。()第3题在某些场合下,为了保护系统的安全性和设计者的知识产权,可以选用防止反向技术的FPGA。()第4题设计ASIC的流程中不需要用到FPGA。()第5题FPGA一般可以反复地编程、擦除。()第6题FPGA是工程师设计电子系统、进行工程应用的主要实现方式之一。()第7题目前我们的国产FPGA,在中国市场份额也仅约4%左右,国产FPGA发展任重而道远。()第8题FPGA是经济中至关重要一种元器件产品,我们要大力鼓励国产创新,支持国产FPGA的发展。()第9题理论上FPGA能完成任何数字器件的功能,上至高性能CPU,下至简单的74电路?()第10题以下哪些领域已经有FPGA应用()A无线通信B工业互联网C数据中心D汽车电子E人工智能正确答案：ABCDE第11题FPGA全球市场中,占据市场份额最多的两家公司分别是:()AAMD-XilinxBALTERA-英特尔C莱迪思D微芯科技正确答案：AB第12题以下xilinx公式推出的哪款产品,是行业第一次将完整的ARM@Cortex-A9MPCore处理器片上系统与28nm低功耗可编程逻辑紧密集成在一起()AVirtex-7XC7V2000TBZynq-7000CUltraScaleDUltraScale+第13题以下xilinx公式推出的哪款产品,是业界首批堆叠(3D)硅片架构的FPGA产品()AVirtex-7XC7V2000TBZynq-7000CUltraScaleDUltraScale+第14题以下xilinx的芯片产品中,发布时间最新,功能最强大的产品是()AVirtex-7XC7V2000TBZynq-7000CUltraScaleDACAP第15题以下器件中,具有设计灵活、可反复编程修改错误、能实现任何数字器件功能特点的是:()AGPUBDSPCASICDFPGA第16题FPGA的发展趋势包括:()A更高密度,更大容量B低电压、低功耗CIP内核得到进一步发展DFPGA和ASIC相互融合E设计工具的发展F重构技术发展G可编程片上系统技术正确答案：ABCDEFG第17题专用集成电路的发展中出现的问题有:()A设计制造周期长BASIC芯片都必须到IC厂家去加工制造C一旦有了错误,需重新修改设计和制造D生产原料不足正确答案：ABC第18题使用以下器件实现相同的数字电路功能,通常功耗最低的是:()AGPUBDSPCASICDFPGA第19题1965年美国硅谷仙童半导体公司的戈登.摩尔提出,集成电路上可容纳的晶体管数量,大约每隔()个月就会增长一倍。A12~15B18~24C28~36D36~40第20题目前电子系统的发展方向包括:()A智能化B系列化C通用化D小型化正确答案：ABCD第21题以下器件中主频相对较低的是:()AGPUBDSPCASICDFPGA第1题在FPGA的编程方式中,现在的除了可以使用传统的常用的Verilog、VHDL硬件编程语言,也可以使用C、Python等高级语言。()第2题FPGA是可编程的,ASIC是定制化的。()第3题FPGA的配置文件可以使用JTAG进行下载。()第4题CPLD是一种静态可编程器件。()第5题XilinxFPGA器件中的DSP48E1块可以用于高性能信号处理和滤波。()第6题以下哪项是SRAM-查找表类型FPGA的特点之一?()A适用于高速应用B需要配置存储器C适用于大规模集成电路D支持在线配置第7题以下哪项是SRAM-查找表类型FPGA的主要组成部分?()A映射模块B查找表(LUT)C存储单元D输入输出引脚第8题在SRAM-查找表类型FPGA中,哪个部分通常用于存储时钟和复位信号?()ABRAMBDSP48CI/OBlockDGlobalClockNetwork(GCN)ClockNetwork(GCN)通常用于存储时钟和复位信号。第9题在FPGA中,什么是时钟?()A一个数字信号,用于控制数字电路的操作B一个模拟信号,用于控制数字电路的操作C一个数字信号,用于传输数据D一个模拟信号,用于传输数据第10题在FPGA中,可编程逻辑单元()由以下哪个部分组成?()A查找表B多工器C反相器D寄存器第11题FPGA与CPLD相比,哪个门密度更高?()AFPGABCPLDC两者相等D不确定第12题CPLD的可编程逻辑单元()由什么组成?()A与门B或门C静态随机存取存储器(SRAM)D查找表第13题在Xilinx7系列FPGA器件中,可编程逻辑单元()的大小是多少?()A4输入LUTB6输入LUTC8输入LUTD10输入LUT第14题对于SRAM-查找表类型FPGA,下列哪个说法是错误的?()A查找表的输入端可以是不同的输入信号B查找表的输出端可以被连到其他查找表的输入端C查找表的输出端可以被连到其他寄存器或逻辑电路D查找表可以在时钟沿处存储状态第15题下列关于CPLD的说法,哪一个是错误的?()ACPLD是可编程的逻辑器件BCPLD通常采用分层架构CCPLD的PLU由查找表和可编程寄存器构成DCPLD的门密度比FPGA高第16题在FPGA的编程方式中,常用的编程语言包括()。AVerilog、VHDLBC、C++CAssembly、CDPython、Ruby第17题在可编程器件中,CPLD和FPGA都是可编程逻辑器件,它们的区别在于()。ACPLD比FPGA面积小,性能较低BCPLD与FPGA的可编程单元不同,CPLD采用可编程逻辑阵列而FPGA采用查找表CCPLD和FPGA具有相同的逻辑架构和编程方式DCPLD只能用于实现数字电路,而FPGA可用于实现数字和模拟电路第18题可编程逻辑器件()是指:()A只能进行组合逻辑功能的器件B可以进行组合逻辑和时序逻辑功能的器件C只能进行时序逻辑功能的器件D以上都不对正确答案：DB第19题对于FPGA芯片,下面哪些特点是正确的?()A灵活可编程性,可以根据不同的应用需求进行配置B一旦配置完成,就不能修改,且无法进行重新编程C可以实现比ASIC更高的性能和更低的功耗D适用于各种类型的电路设计,包括数字、模拟和混合信号设计正确答案：ACD第20题在FPGA芯片中,用于存储查找表的是()。AD触发器BJK触发器CSRAM存储器DDRAM存储器第21题FPGA和CPLD是两种基本不同的可编程器件,二者之间没有任何相似之处。()A正确B错误第22题在CPLD中,编程器件通常由哪两部分组成?()A逻辑单元和数据存储单元B存储器和逻辑电路C电气接口和时钟电路D输入/输出和时序控制第23题以下不是XilinxFPGA器件的是()。ASpartan-6BVirtex-6CVirtex-7DCyclone-IV第24题FPGA器件的配置方式是固定不变的。()A对B错Serial方式、FastConfiguration方式等多种方式,根据不同的应用场景和要求,可以选择不同的配置方式。因此,FPGA器件的配置方式并不是固定不变的。第25题以下哪些是FPGA器件的主要应用领域?()A数字信号处理B通信系统C控制系统D人工智能正确答案：ABCD第26题CPLD和FPGA的结构是完全一样的。()A对B错第27题下列哪个是XilinxFPGA的常用编程语言?()AVHDLBC++CPythonDJava第28题SRAM-查找表类型FPGA中,LUT的值可以自由改变。()A对B错第29题下列哪些是FPGA的特点?()A灵活性高B适合设计大型数字电路C操作速度慢D功耗大E成本高正确答案：ABE第30题FPGA是什么的缩写?()AField-ProgrammableGateArrayBFull-ProgrammableGateArrayCFixed-ProgrammableGateArrayDFast-ProgrammableGateArrayGateArray的缩写,意为“现场可编程门阵列”,是一种可编程器件,用于实现数字逻辑电路。第31题CPLD是一种什么类型的可编程器件?()A可编程逻辑器件B可编程门阵列C可编程电源管理器件D可编程时钟管理器件第32题以下哪些是FPGA设计中常用的EDA工具?()AQuartusBVivadoCModelSimDAutoCAD正确答案：ABC第33题以下哪些因素会影响FPGA的性能?()A工艺制程BFPGA的容量C时钟频率D算法的复杂度正确答案：ABCD第34题以下哪个不是FPGA的存储单元?()ABRAMBSDRAMCFIFODDDR第35题以下哪个不是FPGA中的逻辑单元?()ALUTBD触发器CJK触发器D运算单元第36题FPGA中的SRAM是用来做什么的?()A存储逻辑函数B存储控制器状态C存储电路配置D存储数据第37题FPGA是一种专用集成电路。()A对B错第38题下列哪些是FPGA的主要特点?()A可重构B支持并行计算C高速度D存储容量大E低功耗正确答案：ABCE第39题CPLD中,哪种元件用于存储每个宏单元的控制器状态?()AMUXBLUTCD触发器DJK触发器第40题FPGA的逻辑门的输入和输出是什么?()A输入是数字信号,输出是模拟信号B输入和输出都是模拟信号C输入和输出都是数字信号D输入是模拟信号,输出是数字信号第41题FPGA的主要应用是什么?()A数字信号处理B模拟信号处理C数字信号处理和模拟信号处理D电源管理第42题SRAM-查找表类型的FPGA中,查找表的输入是什么?()A数据输入B地址输入C控制信号输入D时钟输入第43题FPGA的可编程逻辑单元是由什么组成的?()ALUT和D触发器B门电路和D触发器C只有LUTD只有门电路第44题FPGA与ASIC的主要区别是什么?()AFPGA是定制化的,ASIC是可编程的。BFPGA是可编程的,ASIC是定制化的。CFPGA的性能优于ASIC。DFPGA成本高于ASIC。第45题FPGA的片上资源包括哪些部分:()A查找表和寄存器BPLL和DDR3C高速差分对和片上ADCD高速串行收发器和片上DDR第46题下列哪些是FPGA常见的外设接口:()AUSBBEthernetCSATADPCIExpressExpress等。这些接口可以与外部设备进行通信和数据交换。正确答案：ABCD第47题FPGA是一种可重构器件。()A对B错第48题下列哪些语言是主要被用于FPGA设计:()AVerilogBVHDLCC++DAssembly正确答案：AB第49题在FPGA中,查找表()的作用是:()A实现加法器B实现乘法器C实现逻辑运算D实现存储第50题在FPGA中,RAM的主要作用是:()A存储配置信息B存储用户逻辑C存储输入输出端口信息D存储时序分析信息第51题可编程器件中的CPLD与FPGA相比,其资源利用率和灵活性更强还是更弱?()A资源利用率更强,灵活性更弱B资源利用率更弱,灵活性更强C资源利用率和灵活性都比FPGA强D资源利用率和灵活性都比FPGA弱第52题在CPLD中,可编程逻辑模块()通常包括哪些组成部分?()A多个查找表和触发器B可编程逻辑阵列和可编程互联CSRAM和管脚输入输出D电源模块和时钟模块正确答案：DA第53题FPGA相比CPLD,其每个逻辑单元所包含的逻辑门数量________,因此其逻辑密度________。()A更多,更低B更多,更高C更少,更低D更少,更高第54题可编程器件包括________和FPGA。()APALBGALCCPLDDROM正确答案：ABC第55题7系列以后的XilinxFPGA器件具有更高的集成度和更高的性能。()A对B错第56题以下哪种FPGA器件是Xilinx的早期器件?()ASpartan系列BVirtex系列CKintex系列DZynq系列第57题以下哪项不是CPLD的典型应用?()A数字逻辑电路设计B时序控制电路设计C模拟电路设计D存储器芯片选型第58题以下关于FPGA的描述正确的是:()AFPGA是可编程的数字电路,具有高度的灵活性和可重构性。BFPGA可以实现各种数字电路,包括逻辑电路、存储器和处理器等。CFPGA通常具有可扩展性,可通过添加IP核实现特定的功能。DFPGA的设计流程通常包括设计、综合、布局和布线等步骤。正确答案：ABCD第59题CPLD和FPGA的区别在于:()ACPLD只能实现简单的逻辑功能,FPGA可以实现更复杂的逻辑功能。BCPLD具有更高的逻辑密度,FPGA具有更高的灵活性。CCPLD采用双极性可编程电路,FPGA采用单极性可编程电路。DCPLD中没有查找表,FPGA中有查找表。第60题以下哪种器件不属于可编程器件?()ACPLDBFPGACASICDMCU习题第1题流水线设计会导致原有通路延时增加。()第2题关键路径中插入流水线,能够提高系统时钟频率。()第3题所有从全局时钟管脚输入的信号必须经过IBUFG单元,否则在布局布线时会报错。()第4题原语在设计中可以直接例化使用,是最直接的输入方式,其和HDL语言的关系,类似于汇编语言和C语言的关系。()第5题不同的厂商的FPGA使用的原语不同,即使同一家的FPGA,由于不同系列的芯片内部资源一般不同,原语也是不通用的。()第6题来自SystemGeneratorforDSP设计的模块可以在vivado中添加为扩展的IP核。()第7题Xilinx的vivado软件中只能使用软件自带的IP核,无法添加第三方IP。()第8题优秀的IP核可以不遵守设计规则,只需要确保IP核时序收敛,功能正确即可。()第9题优秀的IP核应该具有可配置性,以满足不同设计的需要。()第10题使用IP模块可以让芯片设计厂商基于“模块”开发,避免了重复劳动,有利于芯片设计厂商将精力聚焦到提升核心竞争力的研发中。()第11题对于单比特信号跨时钟域问题,当时钟a频率<时钟b频率时,使用寄存器打两拍实现即可。()第12题在数据跨时钟域同步问题中,相比于异频问题,同频异相问题由于时钟频率相同,所以DPRAM或FIFO两端的数据吞吐率一致,实现简单。()第13题巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。()第14题模块化设计是系统原则的一个很好的体现,它是由顶向下、模块划分、分工协作设计思路的集中体现,是当代大型复杂系统的推荐设计方法。()第15题全局时钟资源必须满足的重要原则是:使用IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入。()第16题如果对某个信号使用了IBUFG或IBUFGDS硬件原语,则这个信号必定是从全局时钟管脚输入的。()第17题为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。()第18题所有的原语都可以在任何一款芯片上运行。()第19题原语是对底层资源的直接描述,因此其抽象层次低,是需要考虑实现细节更多的一种实现,采用原语的设计方式对于FPGA底层资源理解要高。()第20题HDL代码在进行综合后的输出就是由原语组成的逻辑网表,因此原语是不会参于综合过程的。()第21题IP复用技术,即重复使用已经设计并验证过的集成电路IC模块,是提高片上系统设计效率、缩短设计周期的一个关键。()第22题乒乓操作使用两个RAM按节拍、相互配合切换将经过缓冲的数据流没有停顿地送到后续处理模块中。下图中由于使用了多个RAM,所以不是乒乓操作结构。()第23题乒乓操作的输入数据流和输出数据流的速率可以是不同的,所以乒乓操作也常常应用于快慢处理系统间的耦合。()第24题电路的流水线设计中,对电路进行寄存器插入时,只需要考虑寄存器所在路径中的信号延迟即可,不需要考虑其他路径中的信号延迟。()第25题在流水线设计中,如果前级操作时间大于后级的操作时间,则必须通过逻辑复制、串并转换等手段将数据流分流,或者在前级对数据采用存储、后处理方式,否则会造成与后级的处理节拍不匹配。()第26题在流水线设计中,如果前级操作时间大于后级的操作时间,则需要对前级的输出数据适当缓存,才能汇入后级。()第27题流水线设计的关键在于整个设计时序的合理安排、前后级接口间数据流速的匹配。()第28题庞大的模块划分不利于发挥目前非常流行的增量综合与实现技术的优势。()第29题在结构层次化设计原则中,RAM和FIFO最好独立划分成模块,而ROM、CAM则不需要独立划分成模块。()第30题在结构层次化设计原则中,顶层模块最好仅仅包含对所有模块的组织和调用,而不应该完成比较复杂的逻辑。()第31题异步电路不利于器件移植,这包括器件族之间的移植和从FPGA向ASIC的移植。()第32题同步电路最大缺点是容易产生毛刺。在布局布线后仿真,这种毛刺尤其明显。()第33题时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行,这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错。()第34题同步电路没有全局时钟,系统各模块之间的数据交换通过相互之间的握手过程完成。()第35题对设计整体意义上的模块复用应该在系统功能定义后就初步考虑,并对模块的划分起指导性作用。()第36题FPGA设计中模块划分非常重要,除了关系到是否最大程度上发挥项目成员的协同设计能力,而且直接决定着设计的综合、实现效果和相关的操作时间。()第37题在写HDL代码的时候,应该充分理解硬件系统的并行处理特点,合理安排数据流的时序,提高整个设计的效率。()第38题硬件系统中各个单元的运算是串行的,程序也是顺序执行的,与C语言编译后的机器指令在CPU中执行的方式没有本质区别。()第39题FPGA程序设计者需要将硬件功能使用HDL语句表达出来,而不需要理解实际硬件的结构和连接。()第40题评判一段HDL代码的优劣的最终标准是其描述并实现的硬件电路的性能。()第41题从理论上讲,一个设计如果时序余量较大,所能跑的频率远远高于设计要求,那么就能通过功能模块复用减少整个设计消耗的芯片面积,这就是用速度的优势换面积的节约。()第42题在面积与速度相互冲突的情况下,可以采用速度优先的准则,优先满足时序、工作频率的要求。()第43题科学的设计目标是在满足设计时序要求(包含对设计最高频率的要求)的前提下,占用最小的芯片面积,或者在所规定的面积下,使设计的时序余量更大,频率更高。()第44题面积和速度是一对对立统一的矛盾体,这两个指标贯穿着FPGA设计的始终,是设计质量评价的终极标准。()第45题相比与ASIC,FPGA的定制化程度更高,器件根据设计规范进行生产,更加小型化,单位成本更低。()第46题相比于ASIC,FPGA可以有较高的原始内部时钟速度。()第47题相比于ASIC,FPGA可以远程上传的新比特流,具有现场可重编程能力。()第48题相比于ASIC,FPGA由于消除了可能的重置、晶圆容量等阶段,拥有更加可预测的项目周期。()第49题相比于ASIC,FPGA可以通过软件处理很多布线、布局和时序问题,缩短了设计周期。()第50题相比于ASIC,FPGA无需布局、掩模和其它制造步骤,能够争取更快的上市时间。()第51题下列优化方法中哪些是速度优化方法:()A资源共享B关键路径优化C流水线D串行化正确答案：BC第52题BUFG是全局缓冲,它的输入是()的输出ACLBBIBUFGCIOBDLUT第53题以下Xilinx的FPGA芯片中的基本元件,哪些可以通过原语进行控制()ALUTBD触发器CRAMDDSP正确答案：ABCD第54题以下IP核设计流程中,可以与编写RTL代码并行进行的流程是:()AIP总体设计B行为建模与仿真C测试环境的建立DIP综合与实现第55题选择题:IP核模块有(),(),()三种不同设计层级,对应描述功能行为的不同分三类,即软核、固核和硬核。()A行为,结构,物理B行为,物理,结构C结构,行为,物理D物理,结构,行为第56题架构师在设计FPGA系统时,往往优先考虑系统功能定义和功能划分,并得出设计规模的初步预算,这体现了哪项设计原则:()A面积和速度的平衡与互换原则B系统原则C同步设计原则D层次化设计原则第57题HDL语言对系统行为的建模方式是分层次的。比较重要的层次有()A系统级B算法级C寄存器传输级D逻辑级E门级F电路开关级正确答案：ABCDEF第58题采用级联结构实现FFT时,蝶形运算单元的时钟周期为T,对于N点序列来说,有log2N个蝶形运算单元。各蝶形运算单元之间按流水方式工作,对于连续输入的多个序列,除初始的几个序列外,后续每个序列的变换时间均为()()ATNlog2NBTN^2CTNDT第59题采用递归结构实现FFT时,如果该结构蝶形运算单元一直处于“忙”状态,蝶形运算单元的时钟周期为T,序列长度为N,则整个序列的FFT时间是:()ATNlog2NBTN^2CTNDT第60题在面积与速度的平衡与互换原则中,速度是指(),由设计的时序状况决定,与众多时序特征量密切相关。A设计在芯片上稳定运行时所能够达到的最高频率B系统对数据流的处理速度CFPGA时钟树支持的最高时钟频率第61题在面积与速度的平衡与互换原则中,面积是指(),可以用所消耗的触发器()和查找表()来衡量。()AFPGA芯片的大小B一个设计所消耗FPGA逻辑资源数量C一个设计所消耗的FPGA内存储资源D一个设计的功耗第62题FPGA的现场编程方式:()A生成bitstream(.bit)文件直接加载FPGAB生成存储数据(.mcs)加载到配置存储器中,再供FPGA使用C以上两种都是第63题IP核模块描述功能行为的不同分为三类,包括软核(SoftIPCore)、固核(FirmIPCore)和硬核(HardIPCore)。其中,只对描述功能中一些比较关键的路径进行预先的布局布线,通常以逻辑门级网表的形式提交,多由设计客户完成最终布线设计,因此核的端口位置、核的形状和大小都可以调整的是()A软核B核必须易于集成到整个芯片的设计中C固核D核必须足够强壮,允许集成者对核内部进行必要的非功能性验证。E硬核F以上两项都是G以上都不是65:可重用设计方法学基于的主要原则有(C)第64题IP核模块描述功能行为的不同分为三类,包括软核(SoftIPCore)、固核(FirmIPCore)和硬核(HardIPCore)。其中,独立于制造工艺的硬件描述代码,经过行为级的功能验证和优化,并不涉及具体电路元件以及任何的具体的物理信息的是()A软核B固核C硬核D以上都不是第65题IP核模块描述功能行为的不同分为三类,包括软核(SoftIPCore)、固核(FirmIPCore)和硬核(HardIPCore)。其中,通过系统设计验证、物理版图设计验证和工艺制造获得的产品是()A软核B固核C硬核D以上都不是第66题VSIA制定的IP规范和标准,从整体上可以划分为哪些类?()AIP可复用接口设计标准BIP可交付使用文档规范/标准CIP保护文件/标准DIP功能说明文档正确答案：ABC第67题优秀的IP核应具备以下哪些特点()A具有可配置性,以满足不同设计的需要B使用标准接口C遵守设计规则,可确保IP核时序收敛,功能正确D交付的数据、资料完整,便于芯片集成正确答案：ABCD第68题采用IP核设计技术的优点是()A优质IP可作为独立设计成果被交换、转让和销售。B经过验证的优质IP具有高性能、低功耗、可复用、可靠性高等优势。C避免了重复劳动,有利于芯片厂商将精力聚焦到提升核心竞争力的研发中DIP核心让研发团队仅须整合预先制作的功能区块,便于快速的芯片设计并推出产品来抢占市场正确答案：ABCD第69题将存储单元独立划分成模块有哪项好处:()A便于利用综合约束属性指定这些存储单元的结构和所使用的资源类型B便于综合器将这些存储单元自动类推为指定器件的硬件原语C在仿真时消耗的内存也会少些,便于提高仿真速度D有利于静态时序分析(STA)、验证设计时序性能正确答案：ABC第70题以下方法中,没有体现面积和速度的平衡与互换原则的是()A乒乓操作B流水线设计C并行低速模块处理高速串行数据流D尽量采用同步电路实现逻辑功能,减少异步电路的使用第71题FPGA中RAM主要分为三种,单端口RAM、伪双端口RAM、双端口RAM。其中,具有两个端口且两个端口都可以对存储进行读写访问的是()A单端口RAMB伪双端口RAMC双端口RAM第72题流水处理方式是哪种设计原则的具体体现:()A面积和速度的平衡与互换原则B硬件原则C同步设计原则D层次化设计原则第73题下图采用了什么方法提高了系统的工作频率()A流水线设计B并行设计C串行设计D乒乓操作第74题以下不符合结构层次化设计原则的做法是:()A结构层次不宜太深,一般为3-5层即可。B顶层模块不仅可以包含对所有模块的组织和调用,还可以完成比较复杂的逻辑C子模块之间可以有接口,但最好不要建立子模块间跨层次的接口,这样做的好处是增加了设计的可读性和可维护性D子模块的合理划分非常重要,应该综合考虑子模块的功能、结构、时序、复杂度等多方面因素第75题下图中红色叉号标志了一种不推荐的设计方法,建立了子模块间跨层次的接口,这违反了哪项基本设计原则()A面积和速度的平衡与互换原则B硬件原则C同步设计原则D层次化设计原则第76题结构层次化设计时,将相关和可以复用的逻辑划分在同一模块内,这样做的好处是:()A最大程度复用资源,减少设计所消耗的面积B更利于综合工具优化某个具体功能的时序关键路径C可以将不同优化目标的逻辑分开正确答案：ABC第77题模块划分的主要方法有:()A对每个同步时序设计的子模块的输出使用寄存器B将相关和可以复用的逻辑划分在同一模块内C将存储逻辑独立划分成模块D每个模块的规模合适正确答案：ABCD第78题以下符合异步电路特点的是:()A电路的核心逻辑用组合电路实现,面积小B电路的主要信号不依赖于任何一个时钟性信号,功耗低C最大缺点是容易产生毛刺。在布局布线后仿真,这种毛刺尤其明显D利于器件移植,这包括器件族之间的移植和从FPGA向ASIC的移植E不利于静态时序分析(STA)、验证设计时序性能正确答案：ABCE第79题以下符合同步电路特点的是:()A电路的主要信号都是由某个时钟沿驱动触发器产生的。B利于器件移植,这包括器件族之间的移植和从FPGA向ASIC的移植C有利于静态时序分析(STA)、验证设计时序性能D电路的主要信号不依赖于任何一个时钟性信号,功耗低正确答案：ABC第80题某FPGA设计者将所有设计放在同一模块中完成,导致整个设计杂乱无章,不利于设计的阅读与维护,也会给综合和实现过程带来许多麻烦,这违反了哪项基本设计原则()A面积和速度的平衡与互换原则B硬件原则C同步设计原则D层次化设计原则第81题FPGA设计需要明确决定系统时钟的因素,尽量较小时钟的延时对保证设计的稳定性有非常重要的意义,这体现了哪项基本设计原则()A系统原则B硬件原则C同步设计原则D层次化设计原则第82题FPGA设计时,要求对设计的全局有个宏观上的合理安排,比如时钟域、模块复用、约束、面积和速度等问题,这体现了哪项基本设计原则()A面积和速度的平衡与互换原则B硬件原则C系统原则D层次化设计原则第83题某FPGA设计师将需要实现的算法拆分成A和B两部分,A部分由传统FPGA实现,B部分由片上CPU进行实现,这体现了哪项基本设计原则()A面积和速度的平衡与互换原则B硬件原则C系统原则D层次化设计原则第84题以下图片主要描述了HDL语言对系统哪一层级的建模()A系统级B算法级C寄存器传输级D门级第85题某FPGA初学者在编写HDL代码时,片面追求代码的整洁,而没有考虑代码对应的硬件结构,这违反了哪项基本设计原则()A面积和速度的平衡与互换原则B硬件原则C同步设计原则D层次化设计原则第86题以下与面积和速度互换有关的操作技巧包括:()A模块复用B乒乓操作C串并转换D模块划分正确答案：ABC第87题在面积与速度的平衡与互换原则,符合科学的设计目标的是:()A要求一个设计同时具备设计面积最小、运行频率最高。B满足设计时序要求(包含对设计最高频率的要求)的前提下,占用最小的芯片面积。C在所规定的面积下,使设计的时序余量更大,频率更高。D在面积与速度相互冲突的情况下,可以采用速度优先的准则,优先满足时序、工作频率的要正确答案：BCD第88题FPGA的基本设计原则包括:()A面积和速度的平衡与互换原则B硬件原则C系统原则D同步设计原则E层次化设计原则正确答案：ABCDE第89题“乒乓操作”是一个常常应用于数据流控制的设计思想。通过数据输入流选择单元和输出数据流选择单元,按照节拍,相互配合的切换,将经过的缓存数据流没有停顿时间地送到数据流运算处理模块。“乒乓操作”主要体现了FPGA设计的哪项基本原则()A面积和速度的平衡与互换原则B硬件原则C同步设计原则D层次化设计原则第90题下图主要体现了FPGA设计的哪项基本原则()A面积和速度的平衡与互换原则B硬件原则C同步设计原则D层次化设计原则习题第1题CMOS电路的静态功耗产生原理是来自MOS管PN结中的漏电流。()第2题I/O功耗只来自器件输出引脚连接的外部负载电容。()第3题算法优化和FPGA资源使用效率优化是优化FPGA动态功耗的两种方法。()第4题采用时钟使能比使用BUFG-MUX来禁止时钟树翻转更有效地降低动态功耗。()第5题并行设计的实现需要使用多个时钟信号,而流水线设计则只需要一个时钟信号。()第6题并行设计的主要目的是提高电路的速度,而不是降低电路功耗。()第7题格雷码是一种二进制编码方式,它的编码规则要求相邻的两个数在转换成格雷码后,只有一位二进制位会发生改变。()第8题在综合时,对于库单元功能相同的引脚是等价的吗?()第9题路径平衡技术可以减少在器件输出端产生多余翻转的可能,但无法完全消除这种情况。()第10题路径平衡技术只能在工艺映射后采用,对管腿重新排序分配和插入延时元件以达到平衡。()第11题时序调整只适用于流水线电路,不能应用于其他类型的电路。()第12题预计算设计技术是一种在物理级实现的挂起方法。()第13题工艺映射技术是用于RTL级电路设计和综合阶段的技术。()第14题在低功耗设计中,使用可编程逻辑可以提高设计效率。()第15题在CMOS电路中,信号活动性为0时,即使负载电容很大,它也不会消耗能量。()第16题随着工艺的发展,CMOS电路中布线电容已经超过器件电容。()第17题低功耗设计中不能一味降低电源电压,因为这会对电路性能产生负面影响。()第18题在低功耗设计中,可以选择在一个芯片内采用多种电压,并对关键电路选择较高的电压,对非关键电路则选择较低的电压。()第19题CMOS电路的短路功耗产生主要是由于电路中存在电源电压和地之间的负载电容而产生的。()第20题Xilinx公司提供的FPGA功率分析工具是哪一个?()AXPowerEstimator(XPE)BQuartusPrimePowerAnalyzerCSynopsysPrimePowerDVivadoPowerAnalyzer第21题XPowerEstimator()是XilinxFPGA功率估算中的哪一步骤使用的工具?()A在设计完成综合实现后B在项目初期,处于系统设计前C在生成比特流之前D在芯片验证之后Estimator(XPE)主要用于在FPGA项目初期,处于系统设计前,对FPGA功耗进行估算和分析,帮助设计人员选择合适的FPGA器件和进行系统设计。第22题FPGA资源使用效率优化的方法包括以下哪些?()A算法优化B硬件调试CBRAM优化DDSP调优EI/O优化正确答案：ACE第23题对于较小的存储器模块,应该如何优化BRAM的使用?()A将BRAM留给较小的存储器模块使用B将BRAM全部用于较小的存储器模块C使用分布式RAM来代替BRAMD将较小的存储器模块转移到DSP48模块第24题在FPGA资源使用效率优化中,如果资源充足的情况下,可以将哪些功能移动到不太受限制的资源?()A状态机转移到BRAM、计数器转移到DSP48模块、寄存器转移到移位寄存器逻辑B状态机转移到DSP48模块、计数器转移到BRAM、寄存器转移到移位寄存器逻辑C状态机转移到移位寄存器逻辑、计数器转移到BRAM、寄存器转移到DSP48模块D状态机转移到移位寄存器逻辑、计数器转移到DSP48模块、寄存器转移到BRAM第25题FPGA设计中,采用数据使能控制寄存器使能的目的是什么?()A降低功耗B提高性能C稳定数据D确保可靠性第26题时序优化中,设置合理的时序约束对功耗可能有很大的影响,这背后的逻辑是?()A高性能与低功耗的设计选择B时序约束能够直接降低功耗C时序约束不会对功耗产生影响D时序约束只会对时序产生影响第27题在FPGA动态功耗优化方法中,算法优化可分为哪两个层次?()A实现结构和实现方法B硬件结构和软件结构C数据结构和算法D运算方式和运算精度第28题下列哪项不是降低FPGA静态功耗的方法?()A利用散热器和气流等冷却方案B降低温度C逻辑功能分时复用D采用更小的器件E增加逻辑资源的数量正确答案：E第29题降低FPGA静态功耗的方法包括以下哪些?()A选择低功耗的器件B降低温度C采用更小的器件D逻辑功能分时复用E充分利用部分重配置功能正确答案：ABCDE第30题FPGA的静态功耗如何与逻辑资源的数量相关?()A正相关B负相关C无关第31题FPGA内设计正常启动后,设计的功耗主要取决于哪些因素?()AFPGA内部逻辑和布线资源的占用B芯片所用电平C晶体管泄露电流D所有因素都会影响正确答案：AB第32题FPGA在上电后还未配置时的主要功耗来源是什么?()A设计静态功耗B设计动态功耗C芯片静态功耗D时钟管理的功耗第33题当电路的工作频率没有改变时,采用流水线设计能够做到以下哪一点?()A降低电源电压B增加电源电压C延长时钟周期D缩短时钟周期第34题采用并行设计和流水线设计的异同点在哪里?()A并行设计和流水线设计都将数据流中一个功能模块“复制”为n个模块。B并行设计和流水线设计都可以提高电路性能,并降低电路的功耗。C并行设计和流水线设计都把处理划分成多个步骤。D并行设计和流水线设计的目的都是减小芯片面积。第35题下面哪些是并行处理降低功耗的原因?()A可以把驱动每个模块的时钟频率降低为原频率的1/n分频B并行结构可以采用多个单元并行C电路总的输出仍然能保持原来的速度D由于有n个相同的模块同时工作,可以降低电源电压正确答案：AC第36题并行设计如何降低功耗?()A通过将电路输出速度提高来降低功耗B通过将电路输入速度提高来降低功耗C通过将工作频率降低和电源电压降低来降低功耗D通过将电路面积和布线长度增加来降低功耗第37题并行单元过多可能会导致什么问题?()A芯片面积减小,成本降低B布线长度减小,线电容减小C电压的降低受阈值电压的限制D并行单元过多对功耗无影响第38题什么是并行设计?()A将数据流中一个功能模块“复制”为n个(n>=2)模块B使用多路选择器输出并行计算的结果C将电路输出的速度提高为原来的n倍D将电路输入的速度提高为原来的n倍第39题异步电路本质上是什么类型的电路?()A时钟驱动的B数据驱动的C信号驱动的D功耗驱动的第40题异步逻辑的特点在于:()A具有全局时钟B采用握手信号电路协调模块间的协作C需要应用相同频率的时钟D不能最大限度地利用能量第41题Gray-code编码和以下哪些总线编码技术的目的相同?()AT0编码B自适应编码CBI编码DNRZI编码正确答案：ABC第42题以下哪些是总线的低功耗设计方法?()A减小总线上信号的电压变化幅度B对总线进行分段控制C对总线数据进行编码D使用更快的总线协议正确答案：ABC第43题在4位二进制数中,相邻两个数的格雷码中有且仅有一个二进制位发生改变,以下哪一个选项是数字5的4位二进制数对应的格雷码?()A0011B0101C1010D1100第44题怎样通过对总线数据的编码来减小功耗?()A使用ASCII码进行编码B使用EBCDIC码进行编码C使用二进制编码进行编码D使用Gray码进行编码第45题怎样减小总线上信号的电压变化幅度?()A减小总线的传输速率B增加总线的电压变换电路C减小总线上的数据传输密度D增加总线和功能模块之间的信号电平的变换电路第46题指令编码优化是如何进行的?()A通过对应用程序指令的相关性的统计,对指令进行编码优化,使读取指令时总线上的信号反转最少B通过对应用程序指令的相关性的统计,对指令进行编码优化,使指令的执行速度更快C通过对应用程序指令的相关性的统计,对指令进行编码优化,使指令的执行结果更准确D通过对应用程序指令的相关性的统计,对指令进行编码优化,使指令的数量更少第47题对低功耗优化设计而言,下列哪一项设计方法能在设计的起始阶段给降低功耗带来更大的可能?()A将系统分为软件和硬件来实现B将系统分为系统级和应用级来实现C将系统分为前端和后端来实现D将系统分为开发环境和运行环境来实现第48题动态功耗管理技术的核心是什么?()A动态地改变电压以降低功耗B将系统在不工作时进入低功耗的休眠状态C根据系统的状态信息决定何时进入低功耗的休眠状态D根据系统的状态信息决定何时退出低功耗的休眠状态第49题下列关于电源管理的描述正确的是:()A可变电压技术根据系统的不同工作状态动态地改变电压,而多电压技术在时间上改变电压B可变电压技术在空间上使用不同的电压,而多电压技术根据系统不同部分的性能要求动态地改变电压C可变电压技术和多电压技术都是根据系统不同工作状态或部分的性能要求动态地改变电压D可变电压技术和多电压技术没有区别第50题引脚分配的基本思想是什么?()A将活动因子小的信号结点分配到相对功耗小的引脚上B将活动因子大的信号结点分配到相对功耗小的引脚上C将活动因子大的信号结点分配到相对功耗大的引脚上D将活动因子小的信号结点分配到相对功耗大的引脚上第51题工艺影射主要是通过以下哪种方式来降低逻辑电路的功耗?()A将翻转活动高的结点隐藏到复杂的门里B增加逻辑电路的复杂性C增加逻辑电路的面积D减少逻辑电路的速度第52题在时序调整过程中,通常会插入什么类型的电路?()A时钟电路B多路复用器C寄存器D缓冲器第53题下图展示了一种低功耗设计优化技术的对应电路实现,请问这种优化技术是?()A路径平衡技术B时钟受控技术C重定时技术D状态分配技术第54题时钟信号在同步电路中扮演着什么角色?()A是数据的输入B是数据的输出C控制电路的运行D保护电路不被破坏第55题在同步电路设计中,门控时钟技术可以实现什么目的?()A减少无用功耗B增加电路的速度C增加电路的稳定性D增加电路的容错性第56题下图展示了一种低功耗设计优化技术的对应电路实现,请问这种优化技术是?()A预计算技术B时钟受控技术C路径平衡技术D状态分配技术第57题以下哪些技术是用于功耗优化和功耗最小化的?()A预计算技术B机器学习技术C路径平衡技术D硬件加速技术E多级网络优化技术正确答案：ACE第58题下列哪些策略有助于低功耗设计?()A使用专用电路而不是可编程逻辑B增加逻辑和时钟的使用C采用新型的低功耗器件和工艺D使用并行、流水化和分布式计算等方法正确答案：ACD第59题采用哪些方法可以在低功耗设计中降低功耗?()A使用可编程逻辑B增加逻辑和时钟的使用C使用规则的算法和结构D使用传统工艺第60题数字电路低功耗设计方法可以在哪些设计层次上进行优化?()A行为级BRTL级C门级D晶体管级E版图级正确答案：ABCDE第61题伪跳变占据了相当一部分开关活动性,它会造成系统功耗的什么损失?()A信号延迟B系统可靠性降低C浪费功耗D信号失真第62题以下哪些措施可以减小CMOS电路中的负载电容和降低功耗?()A减少所需MOS管数目B采用动态CMOS电路C采用互补传输晶体管逻辑D选择大型器件正确答案：ABC第63题从动态功耗的表达式可以看出,功耗主要取决于下列哪些因素?()A工作电压B负载电容C电路电阻D开关活动性正确答案：ABD第64题在转换时间非常短的CMOS电路中,下列哪种功耗所占比例最高?()A静态功耗B动态功耗C短路功耗D以上均相等第65题对CMOS电路,在通常情况下,下列哪种功耗占比最小?()A静态功耗B动态功耗C短路功耗D以上均相等第66题以下哪项是CMOS电路的动态功耗产生原理?()A通道电流功耗B栅极电荷/放电功耗C浪涌电流功耗D负载电容充放电功耗第67题CMOS电路的主要功耗来源包括哪些?()A动态功耗B静态功耗C短路功耗D电阻功耗正确答案：ABC第68题在数字电路设计过程中,电源、时钟等因素,特别是功耗对解决方案的成本影响较大,因此低成本设计需要兼顾低功耗设计:()A错误B正确习题第1题使用EDA工具产生的静态时序分析报告可以帮助找出时序关键路径并进行优化。()第2题FPGA的时序优化仅限于施加特定路径时序约束,不需要对代码进行任何修改。()第3题在Xilinx器件中,为追求合理的布局。控制信号应该垂直布置,而数据总线应该水平布置。()第4题在多级组合逻辑中,增加寄存器可以降低逻辑延时并优化系统性能。()第5题CriticalPath约束可以用来对关键路径进行优化,以提高时序收敛性能。()第6题使用Multi-cycle和falsepaths约束,可以优化设计的面积。()第7题Constraint-driven技术可以优化设计网表,提高系统性能。()第8题FPGA的全局时钟引脚可以直接连到器件中的每一个寄存器。()第9题在使用组合函数钟控触发器时,门控时钟可以完全取代全局时钟。()第10题异步FIFO读写地址编码常采用独热码,以便于读写地址跨异步时钟域处理。()第11题格雷码的异步处理可以采用直接打拍的方式,在STA时不需要特殊检查。()第12题相互间相位固定且频率相同的时钟就是同步时钟。()第13题异步电路一般不需要STA进行约束检查。()第14题数据传输的正确性只需满足建立时间或保持时间中的一个即可。()第15题时钟抖动会对时序分析造成影响。()第16题建立时间是指时钟沿到来之前,数据必须稳定的最短时间。()第17题EffortLevel是什么?()A一种FPGA实现工具。B一种全局时序约束。C一种工具选项,用于控制FPGA实现过程中的优化级别。Level是一种工具选项,用于控制FPGA实现过程中的优化级别。更高级别的EffortLevel可以提高时序性能,而不必采取其它措施。第18题时钟必须约束在哪个管脚上?()A专用时钟管脚B配置管脚CDCI管脚Ddual-purpose管脚第19题对于高速设计、复杂设计和具有大量I/O管脚的设计,推荐采用什么方式进行管脚约束?()A自动布局B手工约束C全局约束D差分约束第20题什么是CriticalPath?()A频繁调用的路径,延迟过长或产生意外的几率比较大。B降频之后的时序路径。C在多个时钟周期内完成的数据处理路径。D与电路正常工作不相关的路径。Path就是在电路中频繁调用,而且延迟过长或者产生意外的几率比较大的线路。第21题FalsePath约束的作用是什么?()A减少电路中使用的逻辑器件数量。B优化设计网表,提高系统性能。C避免综合工具生成的不合适约束条件导致系统无法正常工作。D减少对于不需要分析的路径的综合分析时间。Path是指从时序上考虑不需要分析的那些路径,综合时不需要分析的那些路径。第22题什么是Multi-cyclePath约束?()A降频之后的时序路径。B与电路正常工作不相关的路径。C在多个时钟周期内完成的数据处理路径。D在单个时钟周期内完成的数据处理路径。Path可以理解为降频之后的时序路径,要求在多个时钟内处理完数据即可。第23题为什么在FPGA时序收敛设计中要使用约束条件?()A为了减少设计中使用的逻辑器件数量。B为了实现对所设计结构的控制,优化设计网表,提高系统性能。C为了避免综合工具生成的不合适约束条件导致系统无法正常工作。D为了提高电路的可测试性和可维护性。第24题在vivado中,哪些阶段的报告对于时序违例问题的分析更为重要?()ARoute前的报告BSynthesis和Implementation阶段的报告CPost-PlacePhysOptDesign阶段的报告D只需查看最终DesignRuns窗口的结果Runs窗口的结果并不够全面。Synthesis和Place阶段的报告同样重要,因为它们可以给出setuptime的信息,对于holdtime的影响也可以初步分析。第25题请问下图中的电路采用了什么时钟方案?()A基于与门的门控时钟B基于或门的门控时钟C全局时钟D不可靠的门控时钟第26题请问下图中的电路采用了什么时钟方案?()A基于与门的门控时钟B基于或门的门控时钟C全局时钟D不可靠的门控时钟第27题请问下图中的电路采用了什么时钟方案?()A基于与门的门控时钟B基于或门的门控时钟C不可靠的门控时钟D不可靠的门控时钟转换的全局时钟第28题请问下图中的电路采用了什么时钟方案?()A基于与门的门控时钟B基于或门的门控时钟C全局时钟D不可靠的门控时钟第29题行波时钟电路可能会导致什么问题?()A时间偏移较小B时间偏移较大C不会产生时间偏移D可能会导致电路短路第30题什么是行波时钟电路?()A一个触发器的输出用作另一个触发器的时钟输入。B一个触发器的输出用作另一个触发器的数据输入。C一个触发器的数据输入用作另一个触发器的时钟输入。D一个触发器的数据输入用作另一个触发器的数据输入。第31题在FPGA设计中,为什么需要考虑建立时间和保持时间?()A确保逻辑电路的稳定性B避免毛刺C避免时钟漂移D确保正确的数据采样E减小功耗正确答案：ABD第32题什么时候使用门控时钟是安全可靠的?()A逻辑必须只包含一个“与”门或一个“或”门B逻辑可以包含任何逻辑门C可以忽略相对于时钟的建立和保持时间的约束D无法确定第33题在FPGA设计中,全局时钟引脚的作用是什么?()A连接到所有的逻辑单元B连接到所有的输入/输出引脚C连接到所有的寄存器D连接到所有的时钟门控信号第34题如何避免FPGA电路中出现“毛刺”现象?()A利用D触发器的D输入端对毛刺信号不敏感的特点,用触发器读取组合逻辑的输出信号B减少FPGA器件内部连线的长度C提高逻辑单元的数目D降低FPGA的工作电压和温度第35题FPGA中的“毛刺”是由什么引起的?()A多路信号的电平值发生变化时,组合逻辑的输出有先后顺序BFPGA器件内部连线的长度不一致C逻辑单元的数目过多DFPGA的工作电压和温度过高第36题如果建立时间裕量不足,可以采取以下哪种方法来确保采样稳定:()A增大时钟周期TcycleB减小时钟周期TcycleC增大保持时间裕量D减小保持时间裕量Slack来确保采样稳定。增大时钟周期Tcycle会给数据到达接收器的时间更多的余量,从而使建立时间裕量更加充足。第37题建立时间裕量大于0是采样稳定的必要条件,这是因为:()A建立时间裕量不足会导致采样数据不准确B建立时间裕量不足会导致数据采样不稳定C建立时间裕量不足会导致系统性能下降D建立时间裕量与采样稳定性无关第38题假设一个3bit计数器(计数范围0~6)工作在36MHz时钟域下,要把此计数器的值传递到另一异步100MHz时钟域,以下方式不正确的是()A锁存+握手信号B使用DMUX电路C使用格雷码D使用异步FIFO第39题下面不属于时钟基本要素的是()AclocktreeBskewCclockperiodDdutycycle(占空比)第40题组合逻辑电路的逻辑冒险现象是由于()引起的A电路有多个输出B逻辑门类型不同C电路未达到最简D电路中存在延时第41题异步时钟数据采样的方法错误的是()A使用FIFO隔离进行多bit采样B高频时钟直接采样低频时钟的多bit数据C单bit高频时钟脉冲展宽后给低频时钟进行采样D握手信号后再采样第42题如下图,对时钟到输出时间分析正确的是()AtCO=Data_Delay-Clock_Delay+Micro_TcoBtCO=Clock_Delay-Data_Delay+Micro_TcoCtCO=Data_Delay+Clock_Delay+Micro_TcoDtCO=Data_Delay+Clock_Delay-Micro_Tco第43题关于建立setup和保持hold时间的表述哪些是正确?()A解决setuptimeviolation的方法之一是适当降低时钟频率B解决holdtimeviolation的方法之一是适当降低时钟频率Choldslack不受系统时钟频率影响Dsetuptime是指有效的时钟沿来临之后的数据需要保持的时间正确答案：AC第44题以下说法错误的有()A如果DFF的Hold时间不满足,通常可以通过增加数据路径延时来解决B如果DFF的Setup时间不满足,通常可以通过增加数据路径延时来解决C如果DFF的Hold时间不满足,通常可以通过增加DFF时钟路径延时来解决D如果DFF的Setup时间不满足,通常可以通过增加DFF时钟路径延时来解决正确答案：BC第45题在STA分析中,下列选项中哪些属于时钟的时序特性()?A时钟频率B时钟占空比C时钟抖动D时钟偏移正确答案：ABCD第46题多bit信号跨时钟域同步常用的方式有()?ADMUXB打三拍C乒乓bufferD异步fifo正确答案：ABD第47题下关于flase-path,正确的是()?A一般模拟IP和系统的互联接口都可以设置为flase-path。B一般异步电路可以设置为flase-path。C一般异步复位可以设置为flase-path。D两个不同频率之间的接口一定可以设置为flase-path。第48题关于亚稳态,以下说法错误的是()A亚稳态出现的概率与器件工艺,时钟频率等有关系B亚稳态打两拍就可以消除C数字系统中,信号无法满足setup和Hold时容易出现亚稳态D当一个触发器进入亚稳态,既无法准确预测寄存器的输出电平,也很难预测何时输出才能稳定在某个正确的电平上第49题下列说法正确的是()A设计异步FIFO时采用格雷码的原因主要是为了省功耗B对单比特控制信号打两拍后可以完全避免了亚稳态C异步处理需要考虑发送和接收时钟之间的频率关系D尽量将异步逻辑和同步逻辑放在统一的模块中集成第50题同步电路设计中出现setuptime不满足,不可以采用下面哪种措施解决()A增加时钟频率B减小信号延迟CpipelineDretiming第51题使用相同时钟沿的同步数字电路,以下因素和最高工作频率无关的是:()A触发器之间最长的组合逻辑B触发器的建立/保持时间C时钟低电平持续时间D逻辑块间互连布线长度第52题关于亚稳态的描述错误的是()A多用几级寄存器打拍可以消除亚稳态。B亚稳态是极不稳定的,理论上来讲处在亚稳态的时间可以无限长。C亚稳态稳定到0或者1,是随机的,与输入没有必然的关系。D如果数据传输中不满足触发器的建文时间Tsu和保持时间Th,可能产生亚稳态。第53题某个时钟域的建立时间要求是3ns,保持时间要求是3ns,那么如下几个寄存器,存在时序收敛问题的是:()A数据在一个时钟周期内的连续稳定时间为6ns,且数据在触发器时钟有效沿前,保持稳定不变的时间为4ns,B数据在一个时钟周期内的连续稳定时间为8ns,且数据在触发器时钟有效沿前,保持稳定不变的时间为4ns,C数据在一个时钟周期内的连续稳定时间为8ns,且数据在触发器时钟有效治前,保持稳定不变的时间为2ns,D数据在一个时钟周期内的连续稳定时间为6ns,且数据在触发器时钟有效沿前,保持稳定不变的时间的2ns,正确答案：ACD第54题在逻辑设计和STA分析中,主要包含哪些时序路径()A寄存器—>组合逻辑—>寄存器B输入管脚—>寄存器—>输出管脚C输入管脚—>组合逻辑—>寄存器D寄存器—>组合逻辑—>输出管脚E输入管脚—>寄存器—>组合逻辑正确答案：ABCD第55题如下时钟组合中,哪些是同步时钟?()A不同PLL产生的相位不同,频率相同的时钟B相同PLL产生的2分频时钟和4分频时钟C同一PLL产生的相位相差180°,频率相同的时钟D不同PLL产生的频率不同的时钟正确答案：BC第56题一个D触发器,其数据Tsu=2ns,Tcq=3ns,Thd=1ns,则此触发器的最高工作频率为:(注:Tsu数据相对时钟的建立时间,Thd数据相对时钟的保持时间,Tcq输出相对时钟的延迟)()A200MHzB500MHzC100MEzD333MHz第57题什么是保持时间?()A时钟沿到来之前,数据必须稳定的最短时间。B时钟沿到来之后,数据必须稳定的最短时间。C数据从发送到接收的总时间。D数据传输中的抖动幅度。第58题为什么需要满足建立/保持时间的要求?()A保证时钟的稳定性。B保证数据传输的正确性。C保证逻辑电路的可靠性。D保证电路的功耗最小。第59题时序分析的主要目的是什么?()A分析时钟的抖动和偏斜B分析每一个触发器是否满足建立时间/保持时间C分析信号的传输延迟D分析逻辑电路的功耗第60题时间裕量的取值应该是:()A正数B负数C零D取决于具体应用场景第61题在FPGA设计中,时序分析的主要目的是()A确定时钟频率B确定最大工作温度C确定最大电源电压D确定系统时序是否满足要求第62题以下电路最高的工作频率?()A250MHzB200MHzC170MHzD150MHz第63题以下电路固有的建立时间和保持时间?()A建立时间为2.9ns,保持时间为0.6nsB建立时间为2.4ns,保持时间为0.6nsC建立时间为2.9ns,保持时间为0.8nsD建立时间为2.9ns,保持时间为0.8ns第64题考虑线网延迟,某电路各种延迟值(单位:ns)如下,时钟周期为15ns,请判断该电路的建立时间和保持时间满足时序要求?()A建立时间满足时序要求,保持时间满足时序要求B建立时间满足时序要求,保持时间不满足时序要求C建立时间不满足时序要求,保持时间满足时序要求D建立时间不满足时序要求,保持时间不满足时序要求(Thd+Tskew)=3+3+9+2=17ns,保持时间有裕量习题第1题FIR滤波器的设计中需要考虑滤波器的截止频率、通带和阻带的衰减等因素()第2题FIR滤波器的阶数越高,可以实现更复杂的滤波效果()第3题MAC引擎是FIR滤波器的一种实现方式,它可以通过乘法和累加来实现滤波器的卷积运算()第4题FIR滤波器是一种数字信号处理技术,它可以用于从信号中提取特定的频率成分()第5题MAC引擎的FIR滤波器设计的时钟率必须高于采样率()第6题FPGA中的除法器的性能与输入数值的位宽有关,位宽越大,性能越差。()第7题FPGA中的除法器只能进行整数除法,不能进行浮点数除法。()第8题FPGA中的除法器通常比乘法器更难以实现。()第9题在FPGA实现的并行FFT引擎中,下列哪种技术最提高计算精度?()A双精度浮点数计算器B高精度算法C高性能进位累加器D高性能数据复用器第10题并行FFT设计中,下列哪种技术可以减少功耗和计算延迟?()A数据复用B数据流水线C数据并行传输D数据压缩第11题FPGA并行FFT中,哪种数据流水线设计可以实现最大的并行度?()A变址器数据流水线B蝶形运算数据流水线C旋转因子计算数据流水线D内存读写数据流水线第12题在FPGA并行FFT设计中,如何处理输入数据的并行性?()A将输入数据分成多个块,每个块由一个处理单元进行处理。B将输入数据分成多个块,每个块由多个处理单元进行处理。C将输入数据分成多个块,每个块由一个处理单元进行预处理,然后由多个处理单元进行计算。D直接将输入数据分配到多个处理单元进行处理。第13题在FPGA并行FFT设计中,处理单元的数量如何影响处理器的性能?()A增加处理单元的数量可以提高处理器的性能。B增加处理单元的数量不会影响处理器的性能。C增加处理单元的数量会降低处理器的性能。D增加处理单元的数量对处理器的性能影响的与处理单元的数量有关第14题一个基于蝶形运算的FFT引擎,需要处理长度为2^16的复数序列,每个复数使用16位定点表示。假设每个蝶形运算需要1个时钟周期,每个时钟周期可以完成一个加法或乘法运算,则整个FFT变换所需的时钟周期数为:()ABCD第15题在FFT算法中,如何优化计算性能:()A采用并行计算方式B优化存储器访问模式C采用流水线技术D优化硬件实现正确答案：ABCD第16题假设进行一次复数乘法需要的时延为T_mul,一次复数加法或减法需要的时延为T_add,一次寄存器开销时延为T_reg那么对于一些采用乘法累加器的FFT实现方案,一个蝶形运算的时延可以表示为:()AT_butterfly=T_mul+T_addBT_butterfly=T_mul+T_add+T_regCT_butterfly=T_mul+T_add-T_regDT_butterfly=T_mul+T_add–2*T_reg第17题在FPGA中实现FFT算法时,最难的问题是什么?()A算法的复杂度B数据的存储与处理C时序约束的满足D硬件资源的使用第18题在FPGA中实现FFT算法时,最常用的实现方式是什么?()A基于查表的实现方式B基于算法的实现方式C基于递归的实现方式D基于硬件加速器的实现方式第19题在FPGA中实现FFT算法时,如何满足时序约束?()A采用流水线技术B采用并行技术C采用缓存技术D采用中断技术第20题在FPGA中实现FFT算法,如何处理不同精度的数据类型时降低误差?()A强制类型转换B浮点数取整C定点数取整D数字滤波第21题在FFT核心运算引擎的设计中,如何避免由于浮点数精度问题导致的计算误差?()A将浮点数强制转换为定点数处理B对数据进行归一化处理C对算法进行数值稳定性的分析D采用复数数值处理技术正确答案：BCD第22题在FFT核心运算引擎的设计中,如何处理非平衡数据的并行计算问题?()A采用分治法进行处理B采用负载均衡的策略C使用多核心运算引擎并行计算D对数据进行归一化处理第23题在FFT核心运算引擎的设计中,常用的优化技术有哪些?()ASIMD指令B缓存优化C多线程并发计算D稀疏矩阵存储正确答案：ABC第24题在FFT分解的核心运算引擎设计中,下列哪种方法可以提高计算效率?()A使用FFT模块内部硬件加速;B将FFT分解结果存储在高速缓存中;C采用分治思想对FFT分解进行优化;D对分解后的偶数点和奇数点进行并行计算。正确答案：ABCD第25题关于FFT分解,下列哪种情况下使用快速傅里叶变换最为高效?为什么?()A信号点数为1000,采样频率为1kHz;B信号点数为2048,采样频率为500Hz;C信号点数为512,采样频率为2kHz;D信号点数为4096,采样频率为1kHz。第26题2、2、0解析:在FFT结构中,单循环蝶形运算共涉及2次加法、2次乘法和1次减法,不涉及除法操作。其中,一次乘法是复数乘法,即实部和虚部各进行一次乘法操作。y()=W_N^k*(x()-A()和xB(+N/2)是输入序列的两个数据点。这个公式可以看作是一个复数减法和一个复数乘法的组合,实际上是把输入序列分为两个部分进行运算,并将结果合并起来。其中,减法是在复数域中进行的,乘法也是在复数域中进行的,所以单循环蝶形运算只涉及一次减法。C(k+N/2))。其中,W_N^k表示旋转因子,x正确答案：BB第27题在FFT算法中,蝶形运算的具体实现包括哪些步骤?()A数据重排和运算B数据分组和运算C数据倒序和运算D数据抽样和运算正确答案：BCD第28题在基于蝶形运算的FFT算法中,具有最高计算复杂度的步骤是:()A反转因子的计算B蝶形运算的计算C原始数据序列的重排D两个序列的合并第29题在FFT算法中,窗函数最主要的作用是什么?()A降低频谱泄漏B平滑信号C改善频率分辨率D抑制频谱旁瓣第30题FFT算法中的蝶形运算的基本结构是:()A串行结构B并行结构C递归结构D迭代结构第31题基于蝶形运算的FFT算法中,需要进行多少次蝶形运算才能完成FFT变换?()ABCD第32题在基于蝶形运算的FFT算法中,每个蝶形运算的输入和输出都是:()A复数B实数C整数D浮点数第33题在基于蝶形运算的FFT算法中,蝶形运算所需的旋转因子()数目是()ANBN/2CD第34题在FFT算法中,如何选择合适的算法以提高性能?()A基于蝶形运算的FFT算法适合处理短序列B快速多项式算法适合处理长序列C分治FFT算法适合处理中等长度的序列D快速多项式算法适合处理中等长度的序列正确答案：ABC第35题在计算过程中,基于蝶形运算的FFT算法需要使用临时数组来存储中间结果,以及进行递归计算的参数。长度为N的序列进行FFT计算,所需要的用于存储中间结果的临时数组空间为:()ABCD第36题FFT(快速傅里叶变换)一种计算傅里叶变换的方法。对于长度为N的序列进行FFT计算时,需要进行__次乘法与__次加法:()A、B、C、D、第37题以下哪个选项不是FIR滤波器的组成部分?()A系数寄存器;B累加器;C延迟线;D反馈路径。第38题在FPGA中,假设时钟频率为600MHz,采样率为74.176MHz,非对称系数为48,按照目前所学知识,设计出的FIR滤波器乘法器个数大约为多少个?()A10;B20;C6;D3。第39题在FPGA中实现基于DA的FIR滤波器的主要优势是什么?()A实现简单;B高速性能;C硬件资源占用少;D可重构性强。第40题为了实现基于DA的FIR滤波器,需要下列哪几个模块()A移位寄存器;B查找表(LUT);C查找表加法器(LUTAdder);D缩放比例加法器(ScalingAccumulator)。正确答案：ABCD第41题在FPGA中,为了实现高效的FIR滤波器,通常会采用以下哪种方法?()A级联多个一阶滤波器