2026年《电子技术》考试试题

2026年《电子技术》考试试题1.单项选择题（每题2分，共20分）1.1某CMOS反相器在VDD=1.2V时测得高电平输出电压VOH=1.18V，低电平输出电压VOL=8mV。若阈值电压VTH=0.5V，则该反相器的直流噪声容限高电平NM_H最接近A.0.68V  B.0.50V  C.0.40V  D.0.30V1.2在0.18μm工艺下，NMOS管阈值电压VTHn≈0.45V，PMOS管|VTHp|≈0.48V。若设计一个传输门，要求其在0V~VDD范围内导通电阻变化不超过20%，则传输门两端允许的最大电压摆幅为A.0.8V  B.1.0V  C.1.2V  D.1.5V1.3某8位逐次逼近型ADC参考电压VREF=2.56V，时钟频率fCLK=2MHz，完成一次转换所需时钟周期数为A.8  B.9  C.10  D.111.4某DDS系统时钟频率fCLK=400MHz，相位累加器位宽N=48bit，若要输出频率fOUT=125.75MHz，则频率控制字K应取A.0x4F5C28F5C28F  B.0x4F5C28F5C28E  C.0x3F5C28F5C28F  D.0x2F5C28F5C28F1.5某运放开环增益A0=120dB，单位增益带宽GBW=10MHz，若闭环增益Av=+20dB，则闭环带宽约为A.100kHz  B.1MHz  C.10MHz  D.100MHz1.6在4线SPI接口中，若SCK空闲为低、采样沿为上升沿，则其时钟极性CPOL与时钟相位CPHA应配置为A.CPOL=0,CPHA=0  B.CPOL=0,CPHA=1  C.CPOL=1,CPHA=0  D.CPOL=1,CPHA=11.7某LDO输出电压1.8V，负载电流200mA，dropout电压为250mV，则输入电压最低应不低于A.1.55V  B.1.80V  C.2.00V  D.2.05V1.8在VerilogHDL中，若定义reg[7:0]a;则语句a<=#58'hFF;所描述的行为属于A.阻塞赋值  B.非阻塞赋值  C.连续赋值  D.门级原语1.9某片内RC振荡器温度系数为+150ppm/°C，若环境温度从25°C升至85°C，则频率漂移约为A.+0.6%  B.+0.9%  C.+1.2%  D.+1.5%1.10在EMC测试中，辐射发射峰值限值常用准峰值检波，其充电时间常数约为A.1ms  B.0.1ms  C.10μs  D.1μs2.多项选择题（每题3分，共15分；每题至少有两个正确答案，多选少选均不得分）2.1下列措施可有效降低CMOS逻辑电路动态功耗的有A.降低电源电压  B.减小负载电容  C.提高时钟频率  D.采用门控时钟2.2关于I²C总线，以下说法正确的有A.开漏输出需外加上拉电阻  B.时钟拉伸由主机发起  C.7位地址模式下理论上可挂接112个节点  D.总线空闲时SDA与SCL均为高2.3在PCB设计中，为抑制信号反射，可采取A.串联端接  B.并联端接  C.增加走线长度  D.采用差分走线2.4下列属于FPGA可编程资源的有A.LUT  B.可编程互连  C.DSPslice  D.嵌入式Flash2.5关于Buck型开关电源，以下说法正确的有A.连续导通模式下电感电流始终大于零  B.占空比D≈VOUT/VIN（忽略损耗）  C.提高开关频率可减小电感体积  D.同步整流可提升轻载效率3.填空题（每空2分，共20分）3.1某MOSFET工作在饱和区，其漏极电流ID与栅源电压VGS满足平方律关系，已知工艺跨导参数μnCox=200μA/V²，宽长比W/L=10，阈值电压VTH=0.5V，当VGS=1.0V时，ID=____mA。3.2若某放大器输入失调电压VOS=1.2mV，被放大100倍后，输出端直流误差为____mV。3.3某RC低通滤波器R=10kΩ，C=15nF，其−3dB截止频率为____kHz。3.4一个8位二进制补码数11100101对应的十进制值为____。3.5某片SRAM容量为512K×16bit，其地址线共需____根。3.6若某D类功放采用BD调制，开关频率为384kHz，经LC滤波后负载为8Ω，欲将截止频率设为30kHz，则电感L取____μH（电容C=220nF）。3.7在射频小信号模型中，双极型晶体管截止频率fT定义为电流增益下降至____dB时的频率。3.8某ARMCortex-M33内核在1.2V、50MHz条件下运行CoreMark得分为3.54/MHz，若功耗为0.8mW/MHz，则其能效为____CoreMark/mW。3.9某高速SerDes采用8b/10b编码，有效数据速率6Gb/s，则线路实际波特率为____GBaud。3.10在QFN封装中，为降低引线电感，常用____（填“打线”或“倒装”）方式连接芯片与引脚。4.简答题（每题8分，共24分）4.1简述在亚阈值区工作的CMOS反相器相比饱和区工作的优势与劣势各两条。4.2某系统需将3.3VLVTTL信号转换为1.8VLVCMOS信号，请给出两种硬件接口方案并比较其延迟、功耗、成本。4.3解释眼图中“眼高”“眼宽”“抖动”三个参数的物理意义，并说明如何通过示波器测量。5.计算与设计题（共41分）5.1（8分）差分放大器分析图1为电阻负载差分对，VDD=2.5V，ISS=400μA，RD=5kΩ，M1、M2对称，μnCox=200μA/V²，W/L=20，VTH=0.5V，忽略沟道长度调制。(1)求静态共模输出电压VOC；(2)求差模增益Ad。5.2（10分）Buck补偿设计输入VIN=12V，输出VOUT=1.2V，负载电流0~5A，开关频率fSW=500kHz，电感L=4.7μH，输出电容COUT=470μF（ESR=8mΩ）。(1)计算电流纹波ΔiL；(2)判断环路是否需Type-Ⅲ补偿，并给出穿越频率fc建议范围；(3)若选用TL431+光耦方案，请画出反馈网络示意图并标出关键元件作用。5.3（11分）DDS杂散分析某DDS系统时钟fCLK=1GHz，相位累加器48bit，DAC14bit，采用理想正弦查找表。(1)写出输出频率fOUT与频率控制字K的关系式；(2)当K=0x00002FAF0800时，计算fOUT；(3)求该输出频点处相位截断杂散（由于累加器高位截断至12bit地址）相对于载波的dBc值；(4)若DAC积分非线性INL=±2LSB，估算由此引入的最大谐波失真SFDR。5.4（12分）FPGA时序收敛某设计在28nmFPGA上实现，时钟clk=250MHz，关键路径报告如下：起点：FF1/CK→组合逻辑延迟tcomb=2.35ns→终点：FF2/D，建立时间Tsu=0.05ns，保持时间Th=0.03ns，时钟网络skew=0.18ns，FF1时钟到输出延迟Tcq=0.22ns。(1)计算当前建立时间裕量；(2)若采用流水线插入一级寄存器FF_mid，假设Tcq_mid=0.20ns，组合逻辑被均分，求新的建立裕量；(3)若将时钟升至300MHz，仍保持二级流水线，求所需组合逻辑最大延迟上限；(4)给出两种降低skew的物理实现方法。6.综合应用题（20分）6.1设计一个低功耗物联网节点，要求：射频：BLE5.0，发射功率0dBm，接收灵敏度−96dBm；传感器：数字温度传感器，I²C接口，1Hz采样；主控：ARMCortex-M4，运行FreeRTOS，休眠电流2μA，运行电流3mA；供电：LiMnO2纽扣电池CR2032（容量220mAh，最大脉冲电流15mA）；目标：电池续航≥2年。请给出：(1)系统工作占空比计算过程；(2)电源管理策略（含DCDC或LDO选型理由）；(3)射频唤醒策略与平均电流估算；(4)低功耗软件设计要点三条；(5)若电池自放电率2%/年，重新评估续航并给出改进措施。——答案与解析——1.1A NM_H=VOH−VTH=1.18−0.5=0.68V1.2B 传输门导通电阻Ron∝1/(VGS−VTH)，当VGS接近VTH时Ron急剧增大，允许摆幅≈VDD−2|VTH|≈1.0V1.3C n位SAR需n+2周期，8+2=101.4A K=round(2^48×125.75e6/400e6)=0x4F5C28F5C28F1.5B GBW=常数，Av=+20dB→10倍，故f−3dB=10MHz/10=1MHz1.6A CPOL=0空闲低，CPHA=0采样第一沿即上升沿1.7D VIN≥VOUT+dropout=1.8+0.25=2.05V1.8B “<=”为非阻塞赋值1.9B ΔT=60°C，漂移=150ppm×60=9000ppm=0.9%1.10D CISPR16准峰值充电时间常数1μs2.1ABD C提高频率反而增加功耗2.2ACD B时钟拉伸由从机发起2.3ABD C增加长度加剧反射2.4ABC 嵌入式Flash属MCU，FPGA用SRAM型2.5ABCD 全对3.10.25 ID=½μnCox(W/L)(VGS−VTH)²=0.5×200×10×0.5²=250μA=0.25mA3.2120 1.2mV×100=120mV3.31.06 f=1/(2πRC)=1/(2π×10k×15n)=1.06kHz3.4−27 11100101补码→取反+1=00011011=27→−273.519 512K=2^19，地址19根3.612.7 fC=1/(2π√(LC))→L=1/((2π×30k)²×220n)=12.7μH3.70 fT为|β|=1即0dB3.84.43 CoreMark/mW=3.54/0.8=4.433.97.5 8b/10b实际波特率=6×10/8=7.5GBaud3.10倒装4.1优势：①超低功耗(IDD∝10^(VGS/nkT/q))；②高跨导效率gm/ID高，适合低电压。劣势：①对PVT敏感，驱动能力弱；②速度慢，fT低。4.2方案A：分压电阻+缓冲器，延迟≈3ns，功耗静态≈50μA，成本低；方案B：专用电平转换IC如TXS0102，延迟≈8ns，功耗动态≈1μA，成本0.2USD。4.3眼高：高/低电平噪声裕量；眼宽：时序裕量；抖动：边沿时间不确定性。示波器设置：PRBS7码型，触发为时钟恢复，叠加>1000次，自动测量eyeheight/width及TJ(RMS)。5.1(1)VOC=VDD−ISS/2·RD=2.5−200μ×5k=1.5V(2)gm=√(2μnCox(W/L)ID)=√(2×200×20×200μ)=1.26mS，Ad=gmRD=1.26m×5k=6.3V/V5.2(1)ΔiL=(VIN−VOUT)D/(LfSW)=(12−1.2)×0.1/(4.7μ×500k)=0.46A(2)ESR零点fZ=1/(2π×8m×470μ)=42Hz，需Type-Ⅲ，fc建议20~30kHz(3)图略：TL431提供2.5V基准，光耦隔离，R1/R2分压取样，C1/C2/C3形成极零点补偿。5.3(1)fOUT=K·fCLK/2^48(2)K=0x00002FAF0800=5212340480→fOUT=5.212e9×1e9/2^48=18.75MHz(3)相位截断位数=48−12=36bit，杂散dBc=−6.02×36−1.76=−218dBc（远小于量化噪声）(4)INL=±2LSB→SFDR≈20log(2^14/2)=78dB5.4(1)Tcycle=4ns，Tsu_req=Tcq+tcomb+Tsu−skew=0.22+2.35+0.05−0.18=2.44ns，裕量=4−2.44=1.56ns(2)二级流水线每级tcomb'=1.175ns，裕量=4−(0.22+1.175+0.05−0.18)=2.735ns(3)300MHz周期3.33ns，上限tcomb_max=3.33−0.22−0.05+0.18=3.24ns，两级则每级≤1.62ns(4)①时钟树采用H-tree对称布局；②使用全局时钟缓冲器BUFG+时钟区域约束。6.1(1)2年=17520h，可用容量220×0.8=176mAh，目标平均电流Iavg≤176/17520=10μA系统周期T=1s，设发射一次30ms，接收30ms，休眠940ms；传感器读取+MCU运行共5ms@3mA；射频TX15mA，RX10mA；平均I=(5×3+30×15+30×10)/1000=0.795mA，占空比0.795/1000=0