2022年3年经验FPGA社招笔试面试题库及答案

2022年3年经验FPGA社招笔试面试题库及答案

一、单项选择题，(总共10题，每题2分)1.在Xilinx7系列FPGA中，CLB由几个Slice组成？A.1B.2C.4D.82.下列哪条时序约束命令用于定义时钟主频？A.set_false_pathB.set_clock_groupsC.create_clockD.set_multicycle_path3.若将异步复位信号同步释放，通常采用几级触发器？A.1B.2C.3D.44.在AXI4总线中，WSTRB信号宽度与哪项参数直接相关？A.数据宽度B.地址宽度C.突发长度D.时钟频率5.以下哪种RAM模式最节省LUT资源？A.DistributedRAMB.BlockRAMC.UltraRAMD.Flip-Flop阵列6.当SetupTime违例时，首先应调低哪项参数？A.时钟频率B.电压C.温度D.扇出7.在FPGA配置过程中，Bitstream的CRC校验失败会触发哪一信号？A.INIT_BB.DONEC.PROGRAM_BD.M08.若使用DDR3IP，PHY到控制器接口的时钟比通常为？A.1:1B.2:1C.4:1D.8:19.下列哪项技术可最小化跨时钟域亚稳态概率？A.时钟门控B.双触发器同步器C.锁相环倍频D.时钟偏移10.在时序收敛报告中，WorstNegativeSlack单位是？A.nsB.psC.MHzD.UI二、填空题，(总共10题，每题2分)11.XilinxFPGA中，每个DSP48E2slice可完成一次__位乘__位乘加运算。12.若系统时钟100MHz，建立时间要求4ns，则最大组合逻辑延迟为__ns。13.AXI4-Lite接口不支持突发传输，其最大数据宽度为__位。14.在Verilog中，用关键字__声明一个参数可被子模块重定义。15.7系列FPGA配置模式M[2:0]=001时，对应__配置接口。16.当使用异步FIFO，读写指针跨时钟域传递需进行__编码。17.若BlockRAM配置为真双端口，每个端口独立支持__位宽写使能。18.时序约束里，set_clock_latency分为__latency和__latency两类。19.高速串行收发器GTX的线速率单位通常用__表示。20.在VivadoImplementation中，place_design之后必须运行__才能生成时序报告。三、判断题，(总共10题，每题2分)21.FPGA上电后，DONE信号拉高表示配置成功。22.使用锁相环产生多个相关时钟可完全消除跨时钟域问题。23.DistributedRAM由LUT实现，适合大容量缓存。24.在时序例外中，set_false_path优先级高于set_multicycle_path。25.当HoldTime违例时，降低温度有助于改善。26.AXI4-Stream接口包含地址通道。27.对于同一时钟域，Setup与Hold违例不能同时出现。28.使用BUFGCTRL可实现无毛刺时钟切换。29.在Verilog中，非阻塞赋值可用于建模组合逻辑。30.UltraScale+系列支持CCIX协议。四、简答题，(总共4题，每题5分)31.简述FPGA设计中“时钟域交叉”带来的三类典型问题，并给出各自常用解决策略。32.说明BlockRAM与DistributedRAM在资源、功耗、速度上的差异，并给出选型原则。33.解释静态时序分析中“LaunchEdge”与“CaptureEdge”的含义，并举例说明如何计算SetupSlack。34.概述XilinxFPGA配置流程，从上电到DONE拉高所经历的主要状态。五、讨论题，(总共4题，每题5分)35.某设计需将125MHz单端时钟通过PLL生成250MHz、500MHz、以及90°相移的250MHz时钟，讨论如何规划时钟网络以保证时序收敛并降低抖动。36.在实现千兆以太网MAC时，讨论使用FPGA内部逻辑实现CRC32与采用硬核IP的利弊，并给出资源与功耗权衡方案。37.面对高速ADC接口的1GHz采样率、16位并行数据，讨论如何在FPGA内做数据降速、时钟域切换及亚稳态防护，并评估所需资源。38.当设计出现间歇性逻辑错误且仅高温下概率增大，讨论系统性的定位流程，涵盖约束、仿真、在线调试及板级测量手段。答案与解析一、单项选择题1.B2.C3.B4.A5.B6.A7.A8.C9.B10.A二、填空题11.27×1812.613.3214.defparam15.SPI×116.Gray17.118.source、network19.Gbps20.route_design三、判断题21.√22.×23.×24.√25.×26.×27.×28.√29.×30.√四、简答题31.亚稳态、数据丢失、重汇聚；用双锁存器同步、异步FIFO、握手协议、Gray码指针。32.BlockRAM容量大、功耗低、延迟高；DistributedRAM容量小、功耗高、延迟低；大缓存用BRAM，小缓存用LUTRAM。33.LaunchEdge为发送沿，CaptureEdge为捕获沿；SetupSlack=时钟周期-时钟偏移-组合延迟-建立时间。34.上电→初始化→配置清除→加载bitstream→CRC校验→启动序列→DONE拉高。五、讨论题35.先PLL生成，再用BUFGCE分区，250MHz与500MHz分属不同时钟组，设置clockgroups约束，插入BUFH降低区域抖动，用set_clock_uncertainty加余量。36.软核逻辑灵活但占LUT与触发器约1800LC，功耗0.8W；硬核零逻辑占用且功耗0.3W，但固定接口；若剩余BRAM可替换表项，则选硬核并留软核备份。37.采用ISERDES1:4降速至250MHz，再用FIFO跨域至内部125M