CN117940912B 用于使用没有芯片选择引脚的串行外围设备接口(spi)来进行芯片操作的系统和方法 （高通股份有限公司）

2024.03.13PCT/US2022/075561202WO2023/049604EN2023.03.30用于使用没有芯片选择引脚的串行外围设公开了用于使用没有芯片选择引脚的串行可通过该设备到主机线来发送该主机的信令的27.根据权利要求6所述的IC，其中所述控制电路被配置为通过检测所述时钟引脚上持续所述内部时钟的预先确定数量的时钟周期的从逻辑高到逻辑低的转变来检测所述时钟8.根据权利要求6所述的IC，其中所述控制电路被配置为通过检测所述时钟引脚上持续所述内部时钟的预先确定数量的时钟周期的从逻辑低到逻辑高的转变来检测所述时钟9.根据权利要求6所述的IC，其中所述控制电路被配置为通过将逻辑电平从所述输出所述初始逻辑电平并且保持所述初始逻辑电平来发送所述12.根据权利要求1所述的IC，其中所述控制电路被配置为在发送所述第二ACK之后检315.根据权利要求14所述的IC，其中所述总线接口包括串行外围设备接口SPI总线接20.根据权利要求14所述的IC，其中所述控制电路还被配置为通过被配置为执行以下将所述时钟引脚上的所述时钟信号保持在所45[0002]本申请要求于2021年9月24日提交的题为“SYSTEMSANDMETHODSFORCHIPOPERATIONUSINGSERIALPERIPHERALINTERFACE(SPI)WITHOUTACHIPSELECTPIN”的[0006]现代社会中比比皆是的计算设备、更具体地是移动通信设备已变得越来越常[0008]具体实施方式中所公开的各方面包括用于使用没有芯片选择引脚的串行外围设用协议诸如SPI来在该主机到设备线上发信号通知。这种布置排除了对专用芯片选择引脚到变化的确认(ACK)。该控制电路还被配置为在发送ACK之后检测时钟引脚上的后续变化。6钟引脚上的时钟信号保持在逻辑高处。该控制电路还被配置为将时钟信号改变为逻辑低。该控制电路还被配置为在输入引脚上接收检测到变化的ACK。该控制电路还被配置为在接收到ACK之后将时钟信号改变为逻辑高。该控制电路还被配置为在输入引脚上接收第二[0013]图1A是使用菊花链串行外围设备接口(SPI)链路来通信的常规芯片到多芯片系统[0014]图1B是使用SPI链路上的独立布置的设备来通信的常规芯片到多芯片系统的框[0017]图3是根据本公开的示例性方面的使用没有芯片选择线的SPI链路的示例性芯片优选或具有优势。[0026]具体实施方式中所公开的各方面包括用于使用没有芯片选择引脚的串行外围设7用协议诸如SPI来在该主机到设备线上发信号通知。这种布置排除了对专用芯片选择引脚[0027]在说明本公开的示例性方面之前，在图1A和图1B中提供了使用SPI链路的芯片到多芯片系统的简要概述，并且在图1C中提供了使用SPI链路的芯片到芯片系统以为后续讨种术语可在本文中互换使用。第一芯片104通过SPI链路102耦合到多个第二芯片106(1)一[0031]虽然芯片到多芯片系统100和100'在一括第一芯片104和仅单个第二芯片106。SPI链路102包含先前所讨论的线108、110、112和[0032]图2例示了典型SPI链路102的信号图200。除了指定启用或选择哪个第二芯片106在有效事务窗口206中在MOSI线110上发送命令210，这使得第二芯片106在MISO线112上发8[0033]应当理解，SPI是主要在嵌入式系统中用于短距离通信的低速(通常低于50兆赫[0035]本公开的示例性方面允许从SPI链路的两端部消除芯片选择线和对应的芯片选择地，主机通过操纵SPI链路的时钟线并从MISO线的设备接收确认来发信号通知新事务的开控制电路322以及总线接口324(有时被称为设备总线接口以将其与主机总线接口区分开)。括凸块)。具体地，主机总线接口318可包括时钟引脚318A、输入引脚318B(对应于MISO线输出引脚324B(对应于MISO线310)和输入引脚324C和内部时钟320)之间的时钟比如何。可存在其他方式来同步主机芯片302和设备芯片304，采样来可靠地检测时钟引脚324A处的时钟信号中的状态变化并且确认该状态变化正被维300进入空闲状态(框402)以及主机芯片302将时钟线308上的时钟信号驱动到逻辑低(框9的时钟信号断言为逻辑高(框410)。设备芯片304在内部钟周期内反转MISO线310来发送确认(ACK)(框414[0041]继续参考图4，设备芯片304在内部时钟320的预定数量的时钟周期内采样时钟信[0042]通过使用诸如过程400中所示的事务开始序列，可保留现在丢失的芯片选择引脚302控制线510处所示的时钟线308和线512处所示的MOSI线312，而设备芯片304控制线514处所示的MISO线310。设备芯片304看到主机芯片302在时间516断言时钟线308上的时钟信设备芯片304在时间518反转MISO线310(从低到高以及从高到低均示出)以提供第一ACK(对应于框414)。主机芯片302检测到该第一ACK并且在时间520解除断言时钟线(对应于框主机芯片302可在MOSI线312上发送命令532，这使得设备芯片304在MISO线310上发送数据[0044]类似地，本公开提供停止事务序列以保留省略的芯片选择引脚的停止事务功反转MISO线来发送停止ACK(框608)。主机芯片302接收停止ACK并解除断言时钟信号(框时钟信号的逻辑低(框612)，并通过将MISO线反转时设备芯片304在足够数量的时钟周期内从内部时钟320采样时钟引脚324A处的时钟线供分别示出可如何在主机芯片302和设备芯片304中实现这些总线接口和这些控制电路的910之间转变的状态机902。来自时钟线器电路920还从本地时钟320接收信号，并向多路复用器922输出ACK以及ACK_Edge1和ACK_[0049]根据本文所公开的各方面的用于使用没有芯片选择引脚的串行外围设备接口(SPI)来进行芯片操作的系统和方法可被提供在或集成到任何基于处理器的设备中。不作理器通过通用闪存(UFS)总线1008与大容量存储元件1006通信。应用处理器1004可进一步通过显示器串行接口(DSI)总线1012连接到显示器1010并且通过相机串行接口(CSI)总线件可通过SOUNDWIRE总线1026彼此通信。调制解调器1028也可耦合到SLIMbus1024和/或SOUNDWIRE总线1026。调制解调器1028可进一步通过外围组件互连(PCI)或高速PCI(PCIe)总线1030和/或系统功率管理接口(SPMI)总线1032连接到应用处理器1[0052]继续参考图10，SPMI总线1032还可耦合到局域网(LAN或WLAN)IC(LANIC或WLANIC)1034、功率管理集成电路(PMIC)1036、伴随IC(有时被称为桥接芯片)1038和射频IC(RFIC)1040。应当理解，单独的PCI总线1042和1044也可将应用处理器1004耦合到伴随IC1038和WLANIC1034。应用处理器1004可进一步通过传感器总线1048(其可以是SPI总线)[0053]继续参考图10，RFIC1040可通过射频前端(RFFE)总线1058耦合到一个或多个上的设计约束。本领域技术人员可以针对每个特定应用以不同的方式实施所描述的功能[0070]2.根据条款1所述的IC，其中所述总线接口包括串行外围设备接口(SPI)总线接[0075]7.根据条款6所述的IC，其中所述续所述内部时钟的预先确定数量的时钟周期的从逻辑高到逻辑低的转变来检测所述时钟[0076]8.根据条款6所述的IC，其中所述控制电续所述内部时钟的预先确定数量的时钟周期的从逻辑低到逻辑高的转变来检测所述时钟出引脚上的初始逻辑电平反转为新的逻辑电平并且保持所述新的逻辑电平来发送所述所述初始逻辑电平并且保持所述初始逻辑电平来发送所述[0081]13.根据任一先前条款所述的IC[0101]19.根据条款14至18中任一项所述的IC[0102]20.根据条款14至19中任一项所述的