《数字电路实训指导》（含实训工单）教案 -教学设计项目3 时序逻辑电路技能训练

项三 时序逻辑电路技能训练项三 时序逻辑电路技能训练第第6页时序逻辑电路是数字电路中另一类重要电路。时序逻辑电路是指在任何时刻的输常用的时序逻辑电路主要包括触发器、寄存器和计数器，它们是计算机和其他数知识目标知识目标（1）掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。（2）掌握集成触发器的逻辑功能。（3）掌握用集成触发器构成计数器的方法。（4）掌握同步十进制可逆集成计数器74LS192的逻辑功能。*（5）掌握4位双向通用移位寄存器74LS194的逻辑功能。技能目标技能目标（1）掌握基本RS触发器、JK触发器、D触发器和T触发器逻辑功能的测试技能。（2）掌握集成触发器逻辑功能的测试技能。（3）掌握用集成触发器构成计数器的技能。（4）掌握同步十进制可逆集成计数器74LS192逻辑功能的测试技能。*（5）掌握4位双向通用移位寄存器74LS194逻辑功能的测试技能。*（6）掌握4位双向通用移位寄存器74LS194构成环形计数器的测试技能。素养目标素养目标（1）培养学生严谨的科学态度和求实精神，增强实践操作能力，积累实践经验。（2）引导学生运用所学知识发挥创造力，解决实际问题，激发学生的创新意识。（3）注重培养学生的自我反思能力，促使他们能够主动思考，独立地分析问题。课题：1触发器逻辑功能测试课题：1触发器逻辑功能测试序号代号序号代号名称型号与规格数量1ICTTL集成电路74LS0012ICTTL集成电路74LS11213ICTTL集成电路74LS741授课教师： 授课日期： 授课班级：教学目标（1）掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。（2）掌握集成触发器的逻辑功能。（3）了解触发器之间相互转换的方法。工作任务RSJK74LS112D74LS74逻辑功能的测试技能。（2）应用SmartEDA（或Multisim）仿真软件搭建电路并进行验证。（3）应用嘉立创EDA软件绘制印制电路板图。实训器材训练电路元器件明细表如表3-1-7所示。表3-1-7 训练电路元器件明细表工具、设备、仪器、材料如表3-1-8所示。表3-1-8 工具、设备、仪器、材料工具、设备、仪器材料数字示波器一台集成电路实验板一块直流稳压电源一台连接导线若干数字信号发生器一台元器件（见表3-1-7）逻辑电平显示器、逻辑电平开关数字万用表一只实践操作基础知识（0或触发器是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路最基本的逻辑单元。1RS触发器图3-1-1 基本RS触发器逻辑示意图和逻辑符号RS3-1-1RS触发器逻辑S和R基本RS触发器也可以用两个或非门组成，此时高电平触发有效。表3-1-1 基本RS触发器的逻辑功能表输 入输 出SRQn+1Qn10110100111QnQn00禁止禁止2．集成JK触发器JK触发器JK置“13-1-2JK74LS112JK74LS112是下降沿触发的边沿触发器。图3-1-2 集成双JK触发器74LS112的引脚排列和逻辑符号集成双JK触发器74LS112的逻辑功能表如表3-1-2所示。表3-1-2 集成双JK触发器的逻辑功能表输 入输 出SDRDCPJKQn+1Qn101×××1010×××0100×××禁止禁止11↓00QnQn11↓101011↓010111↓11QnQn11↑××QnQn3-1-2Qn）是JK74LS112的现态；Qn+1（Qn1）JK74LS112的次态。3D触发器JKJKKJ，触发器的输入信JD3-1-3所示。在触发器为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=Dn。3-1-4D74LS74CPCPD的状态。图3-1-4 集成双D触发器74LS74的引脚排列和逻辑符号集成双D触发器74LS74的逻辑功能表如表3-1-3所示。表3-1-3 集成双D触发器74LS74的逻辑功能表输 入输 出SDRDCPDQn+1Qn101××1010××0100××禁止禁止11↑11011↑00111↓×QnQn3-1-3D74LS74SD不受时钟脉冲信号的控制。当R=0，S=1时，D触发器清零（Q=0，Qn11；当R1，当S0时，DD D D D1Q=，Q10JK触发器74S2的功能相同。、SDJK74LS112、SD同为“0”状态时的逻辑功能相同。*4．触发器之间的相互转换每一种触发器都有自己固定的逻辑功能，但是可以利用转换的方法获得具有其JKKT端，T3-1-5（a）Qn+1TQnTQn。T触发器的逻辑功能表如表3-1-4所示。表3-1-4 T触发器的逻辑功能表输 入输 出SDRDCPTQn+101××110××011↓0Qn11↓1Qn3-1-4T=0J=K=0时的情况，每来一个时钟脉冲，触T=1J=K=1时的情况，每来一个时钟脉冲，触发器要翻转一次，具有计数功能。因此，T触发器又称为可控计数触发器。若将T触发器的T端置“1'触发器，如图315b）程为Qn1QnT'CP图3-1-5 JK触发器转换为T触发器、T'触发器D触发器的QDT3-1-6所示。图3-1-6 D触发器转换成T'触发器5．MS在数字系统中，变化最为频繁的信号就是时钟脉冲信号，与时钟脉冲信号相关（CMOSCMOS边沿触发器。（1）CMOS边沿型集成D触发器。CC4013CMOSD触发器。它是上升沿触发的D3-1-7DCC4013的引脚排列及逻辑符号。图3-1-7集成双D触发器CC4013的引脚排列及逻辑符号集成双D触发器CC4013逻辑功能表如表3-1-5所示。表3-1-5 集成双D触发器CC4013逻辑功能表输入输出SRCPDQn+110××101××011××禁止00↑1100↑0000↓×Qn（2）CMOS边沿型集成JK触发器。CC4027CMOSJKJK3-1-8JKCC4027的引脚排列和逻辑符号。图3-1-8 集成双JK触发器CC4027的引脚排列和逻辑符号表3-1-6所示为集成双JK触发器CC4027逻辑功能表。表3-1-6 集成双JK触发器CC4027逻辑功能表一般情况下，CMOSSR是高电平有效的。1”（或置“0。但直接置位输入S和复位输入R必须遵守S=0的约束条件。OSS和R0技能训练1）测试基本RS触发器的逻辑功能在集成电路实验板的合适位置按定位标记插好74LS00集成电路。TTL2RS输 入输 入输 出SRCPJKQn+110×××101×××011×××禁止00↑00Qn00↑10100↑01000↑11Qn00↓××QnR、S接逻辑电平开关的输出接口，Q、Q接逻辑电平显示器的输入接口，按实训工单【表3-1-3】所示逐项进行测试，并记入实训工单【表3-1-3】中。2）测试集成双JK触发器74LS112的逻辑功能（1）JK74LS112JKSD的复位、置位功能。在集成电路实验板的合适位置按定位标记插好74LS112集成电路。按图3-1-9所示接线，将集成双JK触发器74LS112中的单一JK触发器中的1RD、1SD、1J、1K和1CP接逻辑电平开关的输出接口，1Q接逻辑电平显示器的输入接口，按3-1-4】所示逐项进行测试，并记入3-1-4】中。图3-1-9 测试集成双JK触发器74LS112中单一JK触发器的、SD的复位、置位功能接线图（2）JK74LS112JK触发器的逻辑功能。74LS112集成电路。按图3-1-9所示接线，置集成双JK触发器74LS112中的单一JK触发器中的1RD=13-1-51J1K1CP1Q、1Q状态的变化，观察触发器状态更新是否发生在时钟脉冲信号的下降沿（即1CP由1→0，并记入实训工单【表31】中。3）测试集成双D触发器74LS74中单一D触发器的逻辑功能在集成电路实验板的合适位置按定位标记插好74LS74集成电路。3-1-10D74LS74D触发器中的1RD=1、1SD=1。将集成双D触发器74LS74中的单一D触发器中的1D、1CP接逻辑电平开关的输出接口，1Q接逻辑电平显示器的输入接口，按实训工单【表3-1-6】所示逐项进行测试，注意观察触发器状态更新是否发生在逐项进行测试，注意观察触发器状态更新是否发生在1CP脉冲的上升沿（即由0→1，并记入实训工单【表31】中。图3-1-10 测试集成双D触发器74LS74中单一D触发器逻辑功能的接线图技能评价问题探究（1）列表整理各类触发器的逻辑功能。（2）总结观察到的波形，分析讨论各种触发器的触发方式。课后反思（实训课程设计理念，学生掌握技能效果及改进设想）第第10页第第3页序号序号代号名称型号与规格数量1ICTTL集成电路74LS7422ICTTL集成电路74LS1921课题：任务2 计数器逻辑功能测试授课教师： 授课日期： 授课班级：教学目标（1）掌握利用集成触发器构成计数器的方法。（2）掌握同步十进制可逆集成计数器74LS192逻辑功能的测试技能。工作任务（1）掌握利用集成触发器构成计数器的方法和同步十进制可逆集成计数器74LS192逻辑功能的测试技能。（2）应用SmartEDA（或Multisim）仿真软件搭建电路并进行验证。（3）应用嘉立创EDA软件绘制印制电路板图。实训器材训练电路元器件明细表如表3-2-3所示。表3-2-3 训练电路元器件明细表工具、设备、仪器、材料如表3-2-4所示。表3-2-4 工具、设备、仪器、材料工具、设备、仪器材料数字示波器一台集成电路实验板一块直流稳压电源一台连接导线若干数字信号发生器一台元器件（见表3-2-3）逻辑电平显示器、逻辑电平开关数字万用表一台实践操作基础知识在数字系统中，用于统计输入计数脉冲个数的电路称为计数器。计数器是数字系统中应用最为广泛的时序逻辑电路之一，除用于统计脉冲个数外，它还可用作定时、分频、执行数字运算及其他特定的逻辑功能等，是数字设备和数字系统中不可缺少的组成部分。1D触发器构成异步二进制加/减法计数器3-2-1D4DT′触发器，再将低位触发器的QCP端相连接。图3-2-1 由四只D触发器构成的4位二进制异步加法计数器在输入计数信号之前，先置RD=0，即逻辑电路清零，使逻辑电路的输出二进制数Q3Q2Q1Q0=0000。在第1个计数信号上升沿到来时，Q0由0翻转为1，Q3Q2Q1Q0=0001。210，Q002Q101，Q3Q2Q1Q0=0010。301，Q01触发器2，仍然保持Q1为1，Q3Q2Q1Q0=0011。……图3-2-2所示为输入计数信号和各D触发器的翻转状态时序图。图3-2-2 输入计数信号和各D触发器的翻转状态时序图3-2-1QCP端相连接，则构4位二进制减法计数器。2．同步十进制可逆集成计数器74LS19274LS192CC401923-2-3所示。图3-2-3 同步十进制可逆集成计数器74LS192的引脚排列和逻辑符号LDCO是非同步进位输出端；BOD1D2D3、Q1、Q2、Q3是数据输出端。同步十进制可逆集成计数器74LS192的逻辑功能表如表3-2-1所示。表3-2-1 同步十进制可逆集成计数器74LS192的逻辑功能表主要逻辑功能说明如下。（1）当清除端CR为高电平“1”时，计数器直接清零。CR置低电平则执行其他功能。（2）CRLDD0、D1、D2、D3端输入计数器。CRLDCPDCPU8421CPU接高电平，计数脉冲CPD3-2-274LS1928421码十进制加、减计数状态转换表。表3-2-2 同步十进制可逆集成计数器74LS192的8421码十进制加、减计数状态转换表加计数输入脉冲数0123456789输出Q30000000011输入输出CRLDCP输入输出CRLDCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××dcbadcba01↑1××××加计数011↑××××减计数Q20000111100Q10011001100Q00101010101减计数*3．同步十进制可逆集成计数器74LS192的级联使用一个十进制计数器只能表示0～9这十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。3-2-474LS192输出COCPU端，从而构成级联电路。图3-2-4同步十进制可逆集成计数器74LS192的级联电路技能训练1）测试由集成双D触发器74LS74构成的4位二进制异步计数器在集成电路实验板的合适位置按定位标记插好两块74LS74集成电路。图3-2-5所示为测试由集成双D触发器74LS74构成的4位二进制异3-2-5CPD接至逻辑电平开关的输出接口，Q3、Q2、Q1、Q0接逻辑电平显示器的输入接口，各SD1图3-2-5 测试由集成双D触发器74LS74构成的4位二进制异步加法计数器的接线图D4能。D置01实训工单【表323】所示由单次脉冲信号源逐次输入脉冲信号进行测试，并观察触发器状态更新是否发生在时钟脉0→Q3Q0323】中。D74LS744位二进制异步加法计数器输入、输出波形。3-2-5CPVP-P=5VRDQ2Q003-2-4】中。D4能。3-2-1QCPQ3～Q0的状态，并记入3-2-5】中。*2）测试同步十进制可逆集成计数器74LS192的逻辑功能在集成电路实验板的合适位置按定位标记插好74LS192集成电路。按下列要求接线：CRLD、D3、D2、D1、D0分别接逻辑电平开关的输出接Q2Q1Q0BCDLED（23译CO和O脉冲由单次信号源产生。（1）测试同步十进制可逆集成计数器74LS192的清除功能。CR=1BCDLED译码显示电路的显示输出，并记入3-2-6】中。（2）测试同步十进制可逆集成计数器74LS192的置数功能。令CR=0，LD=0。当CPU、CPD为任意状态，D3、D2、D1、D0为任意一组二进制数时，观察集成BCD七段LED译码显示电路的显示输出，并记入实训工单【表3-2-6】中。（3）测试同步十进制可逆集成计数器74LS192的加计数功能。令CR=0，LD=CPD=1，CPU接单次脉冲信号源，清零后送入10个正极性单次脉冲信号。观察集成BCD七段LED译码显示电路的译码显示数字，并记入实训工单【表3-2-7】中。（4）测试同步十进制可逆集成计数器74LS192的减计数功能。令CR=0，LD=CPU=1，CPD接单次脉冲信号源，清零后送入10个正极性单次脉冲信号。观察集成BCD七段LED译码显示电路的译码显示数字，并记入实训工单【表3-2-8】中。技能评价问题探究（1）分析二进制异步加法计数器与二进制异步减法计数器的连接有何异同点。（2）分析讨论如何设置同步十进制可逆集成计数器74LS192的清除和置数功能。课后反思（实训课程设计理念，学生掌握技能效果及改进设想）第第1页序号代号序号代号名称型号与规格数量1ICTTL集成电路74LS1941课题：任务3 移位寄存器及其应用授课教师： 授课日期： 授课班级：教学目标（1）掌握4位双向通用移位寄存器74LS194的逻辑功能。（2）了解由4位双向通用移位寄存器74LS194构成的环形计数器。工作任务（1）掌握4位双向移位寄存器74LS194逻辑功能的测试技能和由其构成的环形计数器的测试技能。（2）应用SmartEDA（或Multisim）仿真软件搭建电路并进行验证。（3）应用嘉立创EDA软件绘制印制电路板图。实训器材训练电路元器件明细表如表3-3-4所示。表3-3-4 训练电路元器件明细表工具、设备、仪器、材料如表3-3-5所示。表3-3-5 工具、设备、仪器、材料工具、设备、仪器材料数字示波器一台集成电路实验板一块直流稳压电源一台连接导线若干数字信号发生器一台元器件明细（见表3-3-4）逻辑电平显示器、逻辑电平开关实践操作基础知识1．4位双向通用移位寄存器74LS194双向移位寄存器可以根据控制端的左、右移控制信号将不同的数据左移或右474LS194CC401943-3-1所示。图3-3-1 4位双向通用移位寄存器74LS194的引脚功能及逻辑符号CP为时钟脉冲信号输入端，且上升沿有效。CR为异步清零端，低电平有效。S1、S0S1、S0S1S0=00时，实S1S0=01S1S0=10S1S0=11SR且在时钟脉冲信号的上升沿输入。SL为左移串行输入端，S1S0=10且在时钟脉冲信号的上升沿输入。D0、D1、D2、D3为置数并行输入端，S1S0=11且在时钟脉冲信号的上升沿完成同步置数Q0Q1Q2Q3474LS194的逻3-3-1所示。表3-3-1 4位双向通用移位寄存器74LS194的逻辑功能表474S194（方向为Q→Q、左移方向为Q3Q0332所示。表3-3-2 4位双向通用移位寄存器74LS194操作模式说明控制信号组态完成的功能S1S000保持01右移序号序号清零CR输 入输 出逻辑功能控制信号串行输入时钟脉冲信号CP并行输入Q1Q1Q2Q3S1S0SLSRD0D1D2D310×××××××××0000清零21××××↓××××Q0Q1Q2Q3保持3111××↑D0D1D2D3D0D1D2D3送数41101×↑××××Q1Q2Q31左移5101×1↑××××1Q0Q1Q2右移6100×××××××Q0Q1Q2Q3保持10左移11并行输入（同步置数）*2．由4位双向通用移位寄存器74LS194构成的环形计数器3-3-2474LS194构成的环形计数器的接线图3-3-2所示。使S0S1=11，电路处在并行输入工作方式。令CR1，当时钟脉冲信号上升沿到来后，D0～D3的信号状态被移入寄存器，即初始状态Q0Q1Q2Q3=1000。进入工作时，使S0S1=10，电路处在右移工作状态。因为SR=Q3，所以Q3的状态移入Q0。Q0的高电平“1”将随时钟脉冲的不断输入在Q3～Q0之间依次轮流出现，电路在时钟脉冲信号的连续作用下，Q0、Q1、Q2、Q3按一定的时间节拍顺序输出高电平0100→0010→0001→10003-3-3