5.1 基本组合逻辑电路

第5章逻辑电路设计本章概要本章聚焦于使用VerilogHDL进行基本数字逻辑电路设计的思路，并提供VerilogHDL代码示例。基本逻辑电路包括基本组合逻辑电路和基本时序逻辑电路，这些基础电路是构建复杂系统的基石，在数字系统设计中发挥着关键作用。通过实际案例讲解，帮助理解数字电路理论，掌握VerilogHDL在逻辑电路设计中的应用技巧。将本章的基础逻辑电路进行参数化设计，可以用作复杂系统的子模块。基本组合逻辑电路01Part1基本组合逻辑电路1.1比较器例5.1使用VerilogHDL设计一个1位二进制比较器，输出“大于”、“小于”、“等于”三种结果。xygtlteq000000101010100110011基本组合逻辑电路1.1比较器modulecomp_1bit(x,y,gt,eq,lt);inputx,y;outputreggt,eq,lt；always@*begingt=0;eq=0;lt=0;if(x>y) gt=1;if(x==y) eq=1;if(x<y) lt=1;endendmodule例5.1使用VerilogHDL设计一个1位二进制比较器，输出“大于”、“小于”、“等于”三种结果。1基本组合逻辑电路1.1比较器例5.2使用VerilogHDL设计一个4位二进制比较器，输出“大于”、“小于”、“等于”三种结果。输入gtlteqA>B100A<B010A=B001modulecomp_4bit(A,B,gt,eq,lt);input[3:0]A,B;outputreggt,eq,lt；always@*begingt=0;eq=0;lt=0;if(A>B) gt=1;if(A==B) eq=1;if(A<B) lt=1;endendmodule1基本组合逻辑电路1.1比较器比较例5.1和例5.2的程序可以看出，无论是1位比较器还是4位比较器，它们的模块结构在电路描述上几乎没有差异，主要的区别在于端口声明。基于这种抽象能力，Verilog支持参数化的位宽描述，使用参数（parameter）可以进一步抽象化模块端口的位宽，使得同一个模块可以适用于不同位宽的设计。参数化设计可以使模块通用化，让代码可以轻松扩展和重用。1基本组合逻辑电路1.2选择器例5.3使用VerilogHDL描述74HC153双4选1数据选择器，其中，1E和2E是低电平有效的输出使能端。S1和S0是数据选择端。1I1~1I3是1号选择器的输入端口，1Y是1号选择器的输出端口。2I1~2I3是2号选择器的输入端口，1Y是2选择器的输出端口。1基本组合逻辑电路1.2选择器S1S0nI0nI1nI2nI3nY1XXXXXX00000XXX00001XXX1001X0XX0001X1XX1010XX0X0010XX1X1011XXX00011XXX111基本组合逻辑电路1.2选择器顶层模块：//双四选一选择器module

chip74hc153(Y1,Y2,I0_1,I1_1,I2_1,I3_1,I0_2,I1_2,I2_2,I3_2,S1,S0,E1n,E2n);outputY1,Y2;inputI0_1,I1_1,I2_1,I3_1,I0_2,I1_2,I2_2,I3_2;inputS1,S0;inputE1_n,E2_n;mux4mux1(Y1,I0_1,I1_1,I2_1,I3_1,S1,S0,E1_n);//例化第一个选择器mux4mux2(Y2,I0_2,I1_2,I2_2,I3_2,S1,S0,E2_n);//例化第二个选择器endmodule底层模块：4选1数据选择器modulemux4(Y,in0,in1,in2,in3,S1,S0,E_n);outputY;inputin0,in1,in2,in3;inputS1,S0,E_n;regY;always@(*)begin if(!En) Y=1'b0; elsecase({S1,S0}) 2'b00:Y=in0; 2'b01:Y=in1; 2'b10:Y=in2; 2'b11:Y=in3; default:Y=1'b0; endcaseendendmodule1基本组合逻辑电路1.3译码器例5.4使用VerilogHDL设计4线-16线译码器，当A3~A0为0000时，只有Y0输出等于1；当A3~A0为0001时，只有Y1输出等于1；……其余依此类推。1基本组合逻辑电路1.3译码器程序如下：moduledecoder4to16(Y,A,E1,E0);outputreg[15:0]Y;input[3:0]A;//对应A3、A2、A1、A0inputE1,E0;wireE;//定义一个变量作为总使能信号assignE=~E1&~E0;always@(A,E)begin if(!E) Y=16'bz; elsebegin//这个语句块实现了每次只有一个输出有效 Y=16'b0; Y[A]=1'b1; endendendmodule1基本组合逻辑电路1.4编码器例5.5完成8线-3线编码器的VerilogHDL程序。in7in6in5in4in3in2in1in0out2out1out000000001000000000100010000010001000001000011000100001000010000010101000000110100000001111基本组合逻辑电路1.4编码器程序代码如下：moduleencoder8_3(code_out,in);output[2:0]code_out;input[7:0]in;reg[2:0]code_out; always@(in)begin case(in) 8'b00000001:code_out=3'b000; 8'b00000010:code_out=3'b001; 8'b00000100:code_out=3'b010; 8'b00001000:code_out=3'b011; 8'b00010000:code_out=3'b100; 8'b00100000:code_out=3'b101; 8'b01000000:code_out=3'b110; 8'b10000000:code_out=3'b111; default:code_out=3'bz; endcase endendmodule1基本组合逻辑电路1.5七段译码显示电路例5.6写出十六进制数使用七段LED译码器显示的VerilogHDL程序。（a）共阴极

（b）共阳极1基本组合逻辑电路1.5七段译码显示电路程序代码如下：modulehex_7seg(sev_seg,hex);outputreg[6:0]sev_seg;input[3:0]hex;always@(hex)begin case(hex)//sev_seg的显示顺序为abcdefg 4'h0:sev_seg=7'b0000001; 4'h1:sev_seg=7'b1001111; 4'h2:sev_seg=7'b0010010; 4'h3:sev_seg=7'b0000110; 4'h4:sev_seg=7'b1001100; 4'h5:sev_seg=7'b0100100; 4'h6:sev_seg=7'b0100000; 4'h7:sev_seg=7'b0001111; 4'h8:sev_seg=7'b0000000; 4'h9:sev_seg=7'b0000100; 4'ha:sev_seg=7'b0001000; 4'hb:sev_seg=7'b1100000; 4'hc:sev_seg=7'b0110001; 4'hd:sev_seg=7'b0000010; 4'he:sev_seg=7'b0110000; 4'hf:sev_seg=7'b0111001; endcaseendendmodule1基本组合逻辑电路1.6码制转换电路例5.7使用VerilogHDL设计一个四位二进制转换BCD码的电路。Bit[3:0]Dout[4:0]0000000000001000010010000100011000110100001000101001010110001100111001111000010001001010011010100001011100011100100101101100111110101001111101011基本组合逻辑电路1.6码制转换电路程序代码如下：modulebits4_to_BCD(Dout4,Dout3,Dout2,Dout1,Dout0,Bit3,Bit2,Bit1,Bit0);outputDout4,Dout3,Dout2,Dout1,Dout0;inputBit3,Bit2,Bit1,Bit0;reg[4:0]Dout;always@(Bit3,Bit2,Bit1,Bit0)begin case({Bit3,Bit2,Bit1,Bit0}) 4'h0:Dout=5'b00000; 4'h1:Dout=5'b00001; 4'h2:Dout=5'b00010; 4'h3:Dout=5'b00011; 4'h4:Dout=5'b00100; 4'h5:Dout=5'b00101; 4'h6:Dout=5'b00110; 4'h7:Dout=5'b00111; 4'h8:Dout=5'b01000; 4'h9:Dout=5'b01001; 4'ha:Dout=5'b10000; 4'hb:Dout=5'b10001; 4'hc:Dout=5'b10010; 4'hd:Dout=5'b10011; 4'he:Dout=5'b10100; 4'hf:Dout=5'b10101; endcaseendassign{Dout4,Dout3,Dout2,Dout1,Dout0}=Dout;endmodule1基本组合逻辑电路1.7加法器例5.8使用VerilogHDL设计一位全加器，逻辑电路图如图5-6所示。1基本组合逻辑电路1.7加法器程序如下：modulefulladd(sum,c_out,a,b,c_in);outputsum,c_out;inputa,b,c_in;wires1,c1,c2;xor(s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c2,s1,c_in);or(c_out,c2,c1);endmodule1基本组合逻辑电路1.7加法器例5-9设计一个4位全加器行为描述modulefull_adder4_beh(sum,c_out,a,b,c