FP设计应用教程 答案 2

习题3-1一个4位并行移位寄存器的I/O引脚如下图所示。写出模块shift_reg的定义，只需写出端口列表和端口定义，不必写出模块的内部结构。参考答案：moduleshift_reg(reg_out,reg_in,clock);output[3:0]reg_out;inputclock;input[3:0]reg_in; ……//电路描述endmodule习题3-2Verilog中的四值逻辑是什么？分别代表什么含义？参考答案：VerilogHDL语言采用四值逻辑，它是硬件描述语言的核心特性之一，它比传统的二值逻辑（0和1）更能准确模拟实际硬件的行为。四值逻辑就是用四种逻辑值表示数据的状态。0表示低电平、条件为假或者接地，对应的硬件是低电压状态。1表示高电平、条件为真或者电源，对应的硬件是高电压状态。X或者x表示未知值或者不确定状态，通常对应未初始化的硬件或者存在多驱动冲突。Z或者z表示高阻态或者电路断开的状态。习题3-3解释阻塞赋值（=）与非阻塞赋值（<=）的区别，并举例说明各自适用场景。参考答案：阻塞赋值会立即计算并更新目标变量的值，后续语句会使用更新后的值。例如：initialbegina=1'b0;b=1'b1;c=1'b0;#10;a=1'b1;//立即执行b=a;//b立即得到a的新值1c=b;//c立即得到b的新值1非阻塞赋值会同时计算所有右侧表达式，但在当前时间步结束时才更新左侧变量。例如：initialbegina=1'b0;b=1'b1;c=1'b0;#10;a<=1'b1;//计算右侧，但不立即更新b<=a;//计算右侧（a的旧值0），但不立即更新c<=b;//计算右侧（b的旧值1），但不立即更新阻塞性赋值适合组合逻辑和需要顺序操作的场景使用，非阻塞性赋值适合时序逻辑和流水线设计等需要多寄存器同时更新的场景。在一个always块中不能同时混合使用两种赋值方式。习题3-4模块声明中input、output和inout端口的区别是什么？参考答案：模块的端口声明定义了模块与外部环境的接口。input、output和inout是三种基本的端口方向，它们的主要区别如下：input是输入端口，信号从外部流向模块内部，在模块内部只能读取，不能赋值。output是输出端口，信号从模块内部流向外部，在模块内部可以读取，也可以赋值。inout是双向端口，信号可进行双向传输，在模块内部可以读取和赋值，但需要三态控制。可用于数据总线或双向通信接口，电路综合受限。习题3-5wire和reg类型变量的主要区别是什么？参考答案：wire和reg变量分别是线网型变量和寄存器型变量的典型代表。wire变量表示实际的物理连线，它的值由驱动源决定，默认值为高阻态Z。reg变量表示数据存储单元，可以保持数值直到有新的赋值，它不一定总合成实际的寄存器，默认值为未知X。在连续赋值语句中的被赋值变量必须声明为wire类型，在always或initial过程块中的被赋值变量必须声明为reg类型。习题3-6always过程块与initial过程块的功能有何不同？参考答案：always和initial是Verilog中两个重要的过程块，都属于行为描述，它们在功能和执行方式上有本质区别。①执行次数：两个过程块都在仿真开始时立即执行，但initial过程块仅在仿真开始时执行一次，always过程块可以从仿真开始持续执行到仿真结束。②可综合性：initial过程块不可综合，只能用于仿真，通常用于给变量赋初值、生成测试激励。always过程块可以反复执行，可综合，用于设计可实现的硬件电路。③触发条件：initial过程块无需敏感列表。always过程块必须有敏感列表。习题3-7以下代码是否存在问题？若有，请指出并修正：always@(a,b)beginif(sel)c=a;elsec=b;end参考答案：这段代码描述了一个数据选择器，选择端口为sel，数据端口为a和b。这段代码里，敏感事件列表少了sel，当sel信号发生变化时过程块不会被触发，与数据选择器的功能不符。修正——第一行修改为：always@(sel,a,b)begin或者always@(*)begin习题3-8分析以下代码综合后可能生成的电路结构：always@(posedgeclk)beginif(reset)count<=0;elsecount<=count+1;end参考答案：这段代码经综合后生成一个计数器，计数器位数无法确定，具有复位和计数功能。当reset为高电平时，电路复位。否则，每当时钟clk上升沿到来，计数值加1。习题3-9以下代码命名是否符合规范？若不符合，请修改：moduleabc(A,B,C,D);inputa,b;outputc,d;endmodule参考答案： 代码不合规范之处在于：端口列表里使用大写字母A/B/C/D，端口声明语句里使用小写字母a/b/c/d。在VerilogHDL语言里区分大小写，每个端口的名称应统一为大写或小写。习题3-10指出以下代码的格式问题并修正：always@(posedgeclk)beginif(reset)q=0;elseq=d;end参考答案：严格地说，这段代码不算有错误，但格式确实不够规范。按重要性排序有：①缺少必要的缩进与换行，代码可读性差②时序逻辑尽量使用阻塞性赋值符号。可修改为；always@(posedgeclk)beginif(reset)q=0;elseq=d;end习题3-11用门级建模的方式描述2选1的数据选择器。参考答案：moduleMUX(sel,a,b,c);outputc;inputa,b;//两个数据输入端inputsel;//数据选择端口always@(sel,a,b)beginif(sel)c=a;elsec=b;endendmodule习题3-12用数据流描述实现一个4位比较器，输入两个4位数，输出是否相等（eq）和大于（gt）。参考答案：见例题5.2习题3-13用结构化描述设计一个4位脉动进位计数器，包含4个T’触发器模块（T_FF）。参考答案：moduleripple_counter4(Q,clk,reset);//顶层模块：4位脉动进位计数器output[3:0]Q;inputdata;inputclk,reset;T_FFtff0(Q[0];clk,reset);//第一位触发器，使用主时钟T_FFtff1(Q[1];Q[0],reset);//第二位触发器，使用Q[0]的输出作为时钟T_FFtff2(Q[2];Q[1],reset);//第三位触发器，使用Q[1]的输出作为时钟T_FFtff3(Q[3];Q[2],reset);//第四位触发器，使用Q[2]的输出作为时钟endmodulemoduleT_FF(q,clk,reset);//子模块：T’触发器outputq;inputclk,reset;always@(posedgeclk)begin if(!reset) q<=0;//复位 else q<=~q;//正常工作时每个时钟上升沿进行翻转endendmoule习题3-14分析以下代码功能，并说明其应用场景：moduledelay(inputclk,outputreg[7:0]led);reg[23:0]counter;always@(posedgeclk)begincounter<=counter+1;led<=counter[23:16];endendmodule参考答案： 这段代码描述的是一个呼