2026年《计算机组成原理》期末考试试题及答案

2026年《计算机组成原理》期末考试试题及答案一、单项选择题（每题2分，共30分）1.某32位计算机中，若某浮点数格式为1位符号位、8位阶码（移码，偏置值127）、23位尾数（原码，隐含最高位1），则十进制数-12.625的规格化浮点数二进制表示为（）。A.11000001010010000000000000000000B.11000001110010000000000000000000C.01000001010010000000000000000000D.010000011100100000000000000000002.以下关于RISC（精简指令集计算机）的描述中，错误的是（）。A.优先选取使用频率高的简单指令B.指令长度固定，指令格式种类少C.大部分指令在一个时钟周期内完成D.采用微程序控制器实现指令译码3.某计算机主存容量为8GB，按字节编址，若cache采用4路组相联映射，块大小为64B，cache容量为256KB，则主存地址中组号字段的位数是（）。A.10B.12C.14D.164.某CPU的地址总线为36位，数据总线为64位，若采用突发传输方式在总线上传输512位数据，总线时钟频率为1GHz，总线传输周期为1个时钟周期，则此次传输的总线带宽为（）。A.8GB/sB.16GB/sC.32GB/sD.64GB/s5.某计算机采用双符号位补码运算判断溢出，若两个操作数的符号位分别为00和01，运算结果符号位为01，则（）。A.无溢出B.正溢出C.负溢出D.无法判断6.以下关于指令周期的描述中，正确的是（）。A.指令周期一定包含取指周期和执行周期B.所有指令的执行周期长度相同C.间址周期一定在取指周期之前D.中断周期属于指令周期的一部分7.某DRAM芯片容量为16Mx8位，采用行列地址复用技术，行地址和列地址各14位，刷新时按行进行，若最大刷新间隔为64ms，则该芯片的刷新周期至少为（）。A.64ms/16MB.64ms/2^14C.64ms/2^15D.64ms/2^168.以下关于PCIe总线的描述中，错误的是（）。A.采用差分信号传输，抗干扰能力强B.支持点到点连接，避免总线争用C.数据传输采用分组交换方式D.所有设备共享同一仲裁逻辑9.某计算机的CPI（每条指令平均时钟周期数）为1.5，时钟频率为3GHz，执行一段包含2×10^9条指令的程序，所需时间为（）。A.1sB.2sC.3sD.4s10.以下关于流水线冒险的描述中，属于结构冒险的是（）。A.后续指令需要前一条指令的运算结果B.分支指令的目标地址未计算完成C.同一时钟周期内访问同一存储单元D.浮点运算的执行时间长于整数运算11.某计算机的主存地址空间为0x00000000~0x0FFFFFFF，其中0x00000000~0x0000FFFF为ROM区域，其余为RAM区域。若用8Kx8位的RAM芯片构成RAM区域，需要的芯片数量为（）。A.256B.512C.1024D.204812.以下关于微程序控制的描述中，正确的是（）。A.微指令的操作控制字段直接控制硬件B.微程序存放在主存中C.每条机器指令对应一段微程序D.水平型微指令的并行控制能力弱13.某定点数采用变形补码（双符号位）表示，若某数的二进制表示为111010，则其十进制值为（）。A.-6B.-10C.-22D.-2614.以下关于磁盘存储器的描述中，正确的是（）。A.平均寻道时间是磁头移动到目标磁道的时间B.数据传输率与磁盘转速无关C.扇区大小固定为512字节D.同一柱面内的磁道无需寻道15.某计算机采用基址寻址方式，基址寄存器内容为0x2000，形式地址为0x500，地址偏移量为0x100（无符号），则有效地址为（）。A.0x2500B.0x2600C.0x2100D.0x2000二、填空题（每空2分，共20分）1.某8位补码数10010101的十进制值为______。2.指令系统中，操作数的来源可分为立即数、寄存器操作数和______。3.动态半导体存储器（DRAM）需要定期刷新的原因是______。4.流水线的吞吐率是指______。5.虚拟存储器中，页表的作用是______。6.总线仲裁的主要目的是______。7.某32位计算机中，若指令格式为操作码（8位）+源寄存器（5位）+目的寄存器（5位）+立即数（14位），则该指令的最大立即数（无符号）为______。8.浮点运算中，对阶操作的实质是______。9.计算机中，指令译码器的输入是______，输出是______。三、简答题（每题6分，共30分）1.简述冯·诺依曼计算机的基本特征。2.说明流水线中数据冒险的类型及解决方法。3.比较同步总线与异步总线的优缺点。4.虚拟存储器与cache在存储系统中的作用有何异同？5.简述指令周期中取指阶段的主要操作步骤。四、分析题（每题10分，共20分）1.某计算机的指令流水线分为取指（IF）、译码/取数（ID）、执行（EX）、访存（MEM）、写回（WB）5个阶段，各阶段的延迟分别为200ps、150ps、300ps、250ps、100ps。（1）计算流水线的时钟周期；（2）若连续执行10条无相关的指令，总耗时为多少？（3）若第3条指令的EX阶段需要访问第2条指令WB阶段的结果，说明可能产生的冒险类型及解决方法。2.某计算机的主存地址为32位，cache采用直接映射方式，块大小为64字节，cache容量为1MB。（1）计算主存地址中标记（tag）、组号（index）、块内偏移（offset）字段的位数；（2）若某主存地址为0x12345678，计算其对应的cache组号；（3）若cache的命中率为95%，主存访问时间为100ns，cache访问时间为10ns，计算平均访问时间。五、设计题（10分）设计一个支持以下微操作的组合逻辑控制器：当指令译码结果为LOAD时，执行以下操作：PC→MAR（PC内容送地址寄存器）1→R/W（读控制信号置1）M(MAR)→MDR（从主存读数据到数据寄存器）MDR→IR（数据寄存器内容送指令寄存器）PC+1→PC（程序计数器加1）要求：（1）列出所需的输入信号（至少包括指令译码信号、时钟、复位等）；（2）画出简化的逻辑电路图（用门电路和寄存器表示关键路径）；（3）说明各控制信号的产生逻辑。答案一、单项选择题1.A2.D3.B4.C5.A6.A7.B8.D9.A10.C11.B12.C13.B14.D15.B二、填空题1.-1072.主存操作数3.电容电荷会泄漏4.单位时间内完成的指令数5.实现虚拟地址到物理地址的映射6.解决多个主设备对总线的竞争7.16383（或2^14-1）8.使两个操作数的阶码相等9.指令的操作码字段；微操作控制信号三、简答题1.冯·诺依曼计算机的基本特征包括：①采用存储程序工作方式，程序和数据存放在同一存储器中；②指令和数据均用二进制表示；③计算机由运算器、控制器、存储器、输入设备和输出设备五大部件组成；④以控制器为中心，控制各部件协调工作。2.数据冒险分为三种类型：①写后读（RAW）冒险：后续指令读取前一条指令未写入的数据；②读后写（WAR）冒险：后续指令写入前一条指令未读取的数据；③写后写（WAW）冒险：后续指令写入前一条指令未写入的同一位置。解决方法包括：①采用数据转发（旁路）技术，将运算结果直接传递给需要它的后续指令；②插入气泡（暂停周期）；③编译器优化（指令重排）。3.同步总线的优点：所有设备由统一时钟同步，传输速度快，控制简单；缺点：严格的时钟同步限制了设备的速度差异，远距离传输时同步困难。异步总线的优点：采用握手信号（请求/响应）协调传输，适应不同速度的设备，传输距离远；缺点：控制复杂，传输延迟较大，速度较慢。4.相同点：均通过局部性原理实现“速度-容量”的折中，提高存储系统的平均访问速度；都采用地址映射和替换策略。不同点：①cache是主存的高速缓冲，解决CPU与主存的速度差异，由硬件自动管理；虚拟存储器是主存的扩展，解决主存容量不足，由软硬件协同管理（操作系统参与）；②cache的访问时间差异小（纳秒级），虚拟存储器的访问时间差异大（毫秒级）；③cache的映射单位是块（固定大小），虚拟存储器的映射单位是页或段（可变大小）。5.取指阶段的主要操作步骤：①控制器将PC（程序计数器）内容送MAR（主存地址寄存器）；②发出读命令（R/W=1），主存根据MAR地址读取指令到MDR（主存数据寄存器）；③将MDR内容送IR（指令寄存器）；④PC自动加1（或根据指令长度调整），指向下一条指令的地址。四、分析题1.（1）流水线的时钟周期由最长阶段延迟决定，即300ps。（2）连续执行n条指令的总耗时=（k+n1）×T，其中k为阶段数（5），T为时钟周期（300ps）。总耗时=（5+101）×300ps=14×300ps=4200ps=4.2ns。（3）产生RAW冒险（写后读）。解决方法：在ID阶段检测到数据相关后，在EX阶段前插入转发路径，将第2条指令WB阶段的结果从寄存器堆直接转发到第3条指令的EX阶段输入端，避免等待。2.（1）块大小64B=2^6B，故offset字段6位；cache容量1MB=2^20B，块数=1MB/64B=2^14，直接映射下组号=块号，故index字段14位；主存地址32位，tag字段=32146=12位。（2）主存地址0x12345678转换为二进制为：00010010001101000101011001111000。offset占低6位（最后6位：1000），index占中间14位（从第6位到第19位）：0101011001111（即二进制0101011001111，转换为十六进制为0x567）。（3）平均访问时间=命中率×cache访问时间+失效率×主存访问时间=0.95×10ns+0.05×100ns=9.5ns+5ns=14.5ns。五、设计题（1）输入信号：指令译码信号LOAD（高电平有效）、时钟CLK、复位信号RESET、PC输出（PC_out）、MDR输出（MDR_out）等。（2）逻辑电路图（简化）：PC通过三态门连接到MAR的输入端，控制信号为PC→MAR（由LOAD信号与时钟上升沿触发）；R/W控制信号由LOAD信号直接置1（读操作）；主存数据输出连接到MDR的输入端，控制信号为MEM→MDR（由主存就绪信号与LOAD信号共同触发）；MDR通过三态门连接到IR的输入端，控制信号为MDR→IR（由MDR就绪信号与LOAD信号触发）；PC的增量逻辑（PC+1