FPGA设计及应用 课件 第2章 fpga硬件结构

FPGA设计及应用西安科技大学通信与信息工程学院PLD出现的背景电路集成度不断提高SSIMSILSIVLSI计算机技术的发展使EDA技术得到广泛应用设计方法的发展自下而上自上而下（TOP-DOWN）用户需要设计自己需要的专用电路专用集成电路（ASIC－ApplicationSpecificIntegratedCircuits）开发周期长，投入大，风险大,专业性强可编程器件PLD：开发周期短，投入小，风险小PLD发展历程熔丝编程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

ISPCPLD器件

内嵌复杂功能模块的SoPC20世纪70年代

20世纪70年代末

20世纪80年代初

20世纪80年代中期

20世纪80年代末

20世纪90年代后

PLD的发展趋势向高集成度、高速度方向进一步发展最高集成度已达到数亿门向低电压和低功耗方向发展5V3.3V2.5V1.8V1.2V1.0更低内嵌多种功能模块RAM，ROM，FIFO，DSP，CPU向数、模混合可编程方向发展PLD器件的优点高集成与高性能可在单芯片实现复杂系统，极大减小电路面积，降低功耗，提高可靠性具有完善先进的开发工具提供包括综合、布局布线及仿真在内的完整EDA工具链提供语言、图形等设计方法，十分灵活可重构性可通过更新配置文件实时修改设计，大幅降低开发成本与周期设计灵活性强支持通过硬件描述语言或图形工具自定义逻辑功能，不受硬件固定结构限制IP核心库丰富保密性强灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间管脚数目：208个电源：3.3V（I/O）2.5V（内核）速度250MHz内部资源4992个逻辑单元10万个逻辑门49152bit的RAM

PLD分类－－器件结构基于与或阵列结构的器件－－阵列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于查表的结构的器件－－单元型FPGA

PLD分类－－互连结构确定型互连特性：采用固定的互连结构，每次实现相同功能的布线路径一致。延时特性：可预测主要特点：延时稳定，可预先获取准确的时序信息。统计型互连特性：布线算法每次可能生成不同的物理路径，但实现的逻辑功能相同。延时特性：不可预测主要特点：每次布局布线后延时可能发生变化，无法事先确切预知。

PLD器件的分类－－编程工艺熔丝或反熔丝编程器件－－Actel的FPGA器件体积小，集成度高，速度高，易加密，抗干扰，耐高温只能一次编程，在设计初期阶段不灵活SRAM－－大多数公司的FPGA器件可反复编程，实现系统功能的动态重构每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序EPROM、EEPROM－－大多数CPLD器件可反复编程，断电程序不丢失上电即用，设计简单，成本较低；逻辑容量小，电路单元面积大，擦写速度较慢。Flash-Based－－部分FPGA和复杂的CPLD可反复编程，断电程序不丢失继承了EEPROM所有优点；单元面积小，集成度和逻辑容量高，可靠性高；重编程次数有限，顶级性能不及SRAM型FPGA

PLD器件的分类－－集成度（1）低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路高密度，已经有超过数亿门(Logic)的器件EPLD,CPLD,FPGA可用于设计大规模数字系统，集成度高，甚至可以做到SOC（SystemOnaChip）

PLD器件的分类－－集成度（2）可编程逻辑器件（PLD）简单PLD复杂PLDPROMPLAGALPALEPLDFPGACPLD

发展趋势高密度、高速度、宽频带、高保密性低电压、低功耗、低成本、低价格IP软核/硬核复用、系统集成模数混合可编程方向系统可重构FPGA/CPLD器件在多领域应用PLD硬件结构PLD的逻辑符号表示方法PLD的逻辑符号表示方法(a)与门(b)或门(c)输出恒等于0的与门及其简化表示形式；(d)中与门的所有输入均不接通，保持“悬浮”的1状态；(e)为具有互补输出的输入缓冲器；(f)为三态输出缓冲器。PROM基本结构PROM结构与阵列为全译码阵列，器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用于数据存储器，不适于实现逻辑函数。EPROM和EEPROMPLA阵列结构实现的函数为：固定连接点（与）编程连接点（或）CPLD硬件结构复杂可编程逻辑器件是一类采用EEPROM工艺和乘积项技术的可编程逻辑器件。相较于其他可编程逻辑器件（如FPGA），通常用于实现中小规模的组合逻辑电路和需要固定延迟的时序逻辑电路功能。CPLD（ComplexProgramableLogicDevice）复杂的可编程逻辑器件

乘积项原理核心结构：输入电路：缓冲器生成互补输入信号。与阵列：可编程连接，生成输入的乘积项（与运算）。或阵列：可编程连接乘积项，实现求和项（或运算）。输出电路：组合输出：经三态门直接输出。时序输出：通过寄存器缓存后输出。反馈设计：输出可反馈至与阵列输入，增强设计灵活性。优势：抽象层级高：无需关注底层物理连接，通过编程快速实现逻辑功能。灵活性强：支持组合及时序逻辑，适配多样化数字电路设计需求。作用：通过可编程的与阵列和或阵列实现组合逻辑功能，结合存储单元构成时序逻辑。宏单元内部结构乘积项逻辑阵列乘积项选择矩阵可编程触发器CPLD通用结构构成:可编程逻辑块（MC）可编程连线（PIA）可编程I/O单元工艺:EPROMEEPROMFlashCPLD硬件结构(MAX7000S系列为例)逻辑阵列模块I/O单元连线资源逻辑阵列模块中包含多个宏单元可编程逻辑块MC作用：CPLD的核心逻辑单元，通过配置可实现组合或时序逻辑功能。基本结构：逻辑组成与或阵列：实现组合逻辑功能可编程触发器：实现时序逻辑功能扩展乘积项：提供共享和并行扩展能力触发器工作模式D/T/TK/SR触发器：可配置为多种触发器类型寄存器旁路：支持纯组合逻辑工作模式可编程逻辑块MC3.时钟输入模式模式特点性能全局时钟直接模式全局时钟直连时钟端最快的时钟到输出性能全局时钟使能模式使用全局时钟+时钟使能信号输出速度较快乘积项时钟模式由内部逻辑或I/O信号控制时钟输出速度较慢可编程逻辑块MC(MAX7000系列为例)可编程连线阵列在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。可编程的I/O单元能兼容TTL和CMOS多种接口和电压标准可配置为输入、输出、双向、集电极开路和三态等形式能提供适当的驱动电流降低功耗，防止过冲和减少电源噪声支持多种接口电压（降低功耗）1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3V90nm,internal1.2V,I/O1.8Vand2.5VFPGA的查找表（LUT）的基本原理(1)实际逻辑电路LUT的实现方式

a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010....0...01111111111N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式.查找表的基本原理(2)N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多输入的查找表采用多个逻辑块级连的方式FPGA结构原理内部结构LCA(LogicCellArray),核心功能单元可编程逻辑块（CLB）可编程输入/输出单元（IOB）可编程内部连线资源(IR)辅助功能模块数字时钟管理模块(DCM)嵌入式块RAM(BRAM)内嵌专用硬核FPGA（FieldProgrammableGateArray），现场可编程门阵列。逻辑单元阵列核心功能单元CLB核心结构可配置开关矩阵触发器高灵活度的架构功能特点支持组合逻辑与时序逻辑可配置为分布式RAM/ROM支持移位寄存器功能处理复杂逻辑运算核心功能单元IOB作用：FPGA与外部电路之间的可编程接口单元，负责信号的驱动、匹配与电气特性适配。核心特性分组管理：按Bank分组，不同Bank支持不同电压。电气灵活适配：支持多种I/O标准，可调整驱动电流、上下拉电阻及信号延时。信号驱动与匹配：确保内部逻辑与外部电路之间的可靠信号传输。核心功能单元IR作用：功能单元互联：连接CLB之间、CLB与IOB之间的信号通路，构成复杂系统。可编程布线结构：通过带可编程开关的金属线段（单/双长线）实现灵活电路连接。布线方式：单长线：贯穿相邻CLB的垂直/水平线段，提供快速局部互连。全局布线：通过开关矩阵实现任意单元间的灵活连接。辅助功能模块嵌入式块RAM（BRAM）功能：提供大容量片上存储，可配置为单/双端口RAM、CAM、FIFO等存储结构。特点：CAM（内容地址存储器）：支持并行数据匹配与地址返回，适用于高速查找场景（如路由交换）。灵活性：除BRAM外，LUT也可配置为RAM/ROM/FIFO。数字时钟管理模块（DCM）功能：提供高精度时钟管理，支持时钟频率合成、抖动滤除及相位调整。特点：相位环路锁定：生成低抖动、高稳定的时钟信号。抗抖动能力：提升时序电路可靠性。FPGA演进（Cyclone系列）系列推出时间主要特点与应用Cyclone2003年首款低成本FPGA，成功应用于通信、计算机外设及汽车行业中低端产品。CycloneⅡ2005年规模达Cyclone的3倍，增加硬DSP块，提供硬件乘法器，支持多种外部存储器接口和I/O协议。CycloneⅢ2007年采用低功耗工艺，逻辑单元达20万，静态功耗低，适用于通信设备、消费类手持产品。CycloneⅣ2008年提供带收发器的选项，支持更大带宽，适用于大规模应用。CycloneⅤ2011年实现最低系统成本与功耗，提供集成收发器版本和SoCFPGA版本。Cyclone102017年针对机器视觉、视频连接等高性能应用优化，同时注重低功耗与低成本设计。CycloneⅤSoCFPGA异构架构HPS(硬核处理器系统)：双核

ARMCortex-A9以太网控制器串行接口控制器Flash控制器DMA控制器SDRAM控制器及计时器等FPGA部分可编程逻辑资源（自适应逻辑模块ALM）嵌入式存储器分布式存储器及数字信号处理模块CycloneⅤSoCFPGA结构组成自适应逻辑模块嵌入式存储器块可调精度DSP模块PLL时钟资源I/O单元CycloneⅤSoCFPGA1.自适应逻辑模块3）ALM的功能与配置灵活性逻辑功能支持组合逻辑（寄存器旁路）时序逻辑（寄存器存储状态）分布式RAM/ROM配置控制信号驱动时钟/清零信号多源驱动（全局信号、GPIO、内部逻辑）时钟使能灵活生成，支持低功耗管理2）输出与互联能力多级布线驱动本地、行、列布线资源支持LUT、加法器、寄存器独立输出直连路由优化减少行列互连使用，提升性能支持相邻LAB、存储器、DSP模块直接互联1）基本组成1组LUT查找表.4个可编程寄存器.2个全加器10个ALM组成1个逻辑阵列块（LAB）CycloneⅤSoCFPGA1.自适应逻辑模块5）系统级集成与性能优势LAB级控制专用时钟控制逻辑（2时钟源+3使能信号）支持多时钟域管理性能特点高逻辑密度（封装与反馈技术）低延迟互联（直连路由主导）灵活时序控制（全局到局部时钟覆盖）4）资源优化技术寄存器封装无关寄存器与组合逻辑封装至同一ALM，提高利用率反馈机制寄存器输出反馈至同一ALM的LUT，优化扇出逻辑CycloneⅤSoCFPGACycloneⅤ系列的ALM结构

CycloneⅤ系列的LAB结构2.嵌入式存储器块特性M10K存储器块MLAB存储器块容量10Kb专用块640位（由ALM配置而成）结构特点专用存储器资源提供大量独立端口由10个ALM组成，可配置为10个简单双端口SRAM块适用场景较大的存储器阵列DSP应用中的移位寄存器、FIFO缓冲区和滤波器延迟线灵活性适用于通用大容量存储需求针对DSP功能高度优化CycloneⅤSoCFPGACycloneⅤSoCFPGA3.可调精度DSP模块高性能乘法运算支持

9/18/27位

字长，内置双复杂乘法单元，实现高效乘法操作。灵活算术功能集成加法、减法及双64位累加单元，可高效处理乘法结果整合。时域滤波优化支持

19/27位级联操作，构建时域滞后线；提供64位级联输出总线，无需外部逻辑即可传递结果；支持硬件预加器，特别适用于对称滤波器设计。滤波器实现支持内置系数寄存器库，简化滤波器实现支持18/27位有源FIR滤波器，具备分布式输出加法器4.PLL时钟资源CycloneⅤSoCFPGA时钟网络类型覆盖范围特性主要用途全局时钟(GCLK)整个芯片低偏斜、高一致性为ALM、DSP、存储器等核心功能模块提供全局时钟基准区域时钟(RCLK)单个区域最低延迟和偏移为特定区域内的逻辑提供精确的时序控制外设时钟(PCLK)水平方向高灵活性、较高偏移驱动收发器接口、水平I/O及内部逻辑的通用时钟路由CycloneⅤSoCFPGA特性类别核心功能与支持可编程配置可编程总线保持、上拉电阻、输出电流强度、摆率控制、开漏输出差分信号支持支持LVDS、RSDS、mini-LVDS，具备可编程输出电压差分及预加重单端I/O标准支持LVCMOS、HSTL、HSUL、SSTL等多种标准片上终端支持串行/并行/差分终端，带或不带校准功能高速接口集成SERDES（串行器/解串器），支持高速差分I/O时序控制硬件直接读取FIFO地址，内置可编程延时锁相环链，增强时序收敛能力5.I/O单元主流FPGA/CPLD厂商网址altera

（现属Intel）最大的PLD供应商之一xilinx

（现属AMD）FPGA的发明者，最大的PLD供应商之一latticesemiISP技术的发明者actel提供军品及宇航级产品PLD选取方式考量维度说明与建议供应商与开发工具首选主流厂商，工具链成熟、生态完善、技术支持强。电气接口标准确保器件支持设计所需的多种I/O标准（如LVDS、PCIe等），以满足复杂系统的互联需求。硬件资源综合评估逻辑、存储、DSP、PLL等资源是否满足设计需求。注意布线资源不足可能导致性能下降或设计失败。封装类型-

QFP：引脚可见，焊接调试方便，成本较低，适用于中低速场景。

-

BGA/FBGA：引脚密度高，适用于高速设计，但PCB布线复杂、成本高，需权衡选择。器件速度满足性能前提下优先选择低速型号，以降低信号完整性风险，避免过度设计。成本关注新型器件性价比和供货稳定性。环境适应性根据特殊场景选择特殊器件，确保指标达标。FPGA与CPLD的区别FPGA(现场可编程门阵列)CPLD(复杂可编程逻辑器件)内部结构基于查找表(LUT)结构，由大量可配置逻辑块(CLB)、分布式存储器和丰富的布线资源组成.细粒度架构。基于乘积项（Product-Term）结构，由多个可编程逻辑宏单元(MC)组成。粗粒度架构。程序存储绝大多数基于SRAM。系统掉电后，数据丢失（易失性）。绝大多数基于EEPROM或Flash。系统掉电后，数据不会丢失（非易失性）。配置方式需外挂配置芯片（如FLASH）。系统每次上电自动加载数据。无需外挂配置芯片，配置信息集成在片内。资源类型倾向触发器/寄存器资源丰富，非常适于实现时序逻辑。组合电路资源丰富（与或阵列），非常适于实现大规模组合逻辑。集成度与逻辑容量高。可实现万门至千万门级的超大规模电路设计。低。通常用于千门至万门级的中小规模逻辑设计。FPGA(现场可编程门阵列)CPLD(复杂可编程逻辑器件)布线结构分布式、分段式布线资源。布线延迟不可预测，与布局