计算机组成原理微课版（第4章）教案

存储系统

1.参考学时

12学时。

2.教学目标（能力要求）

•理解存储器常用分类与技术指标：能根据不同的方式而存储器进行分类，可解释常见

的存储器技术指标参数。

•掌握存储系统层次结构基本原理：能阐述程序访问局部性的基本原理，可解释层次存

储系统利用程序局部性提升性能的基本原理；能利用时间局部性、空间局部性分析程

序运行性能，进一步可利用程序局部性编写高效性能程序。

•理解主存储器基本结构：可概述主存访问的基本原理，能解释c语言指针的数据类型

和实际意义。

•掌握主存中数据的存放方式：能区分存储字长与数据字长的基本概念，可结合程序解

释不同的主存地址访问模式，能辨析小端和大端两种不同的数据存放方式，能解群数

据对齐问题引发的数据访问性能问题。

•理解半导体存储器存储原理：能依据电路示意图解释6管SRAM数据读写基本流程,

能依据电路原理图阐述单管DRAM数据读写流程，能区分SRAM、DRAM存储位元的基本

差异，能解释DRAM刷新周期、刷新方式等基本概念，可分析对比常见的半导体只读

存储器；能区分单译码和双译码结构，可解释一位存储位元扩展成任意存储空间的基

本原理。

•掌握存储器的扩展方式：能利用位扩展和字扩展两种方式对特定需求场景进行综合

存储扩展，并将存储系统与CPU进行正确的连接，能在实验中运用相关知识进行存储

综合扩展。

•了解并行存储系统基本原理：能简单解释双端口存储器、单体多字存储器、多体交叉

存储；能分析对比高位多体交叉和低位多体交叉两种编址方式。

•掌握高速缓冲存储器工作原理：能根据相关原理计算Cache命中率、缺失率、平均访

问时间，访问效率，能解释Cache机制优化存储系统读写性能的方法与工作原理，能

列举Cache机制可能应用的软硬件场合.

•掌握高速缓冲存储器实现机制：能给出直接相联、全相联和组相联3种地址映射方式

下主存地址的划分，能描述不同映射方式下CPU访存时数据查找与数据访问的基本

过程；能区分常见的Cache替换算法和Cache写黄略，可根据不同的替换算法对实际

数据访问进行替换；能描述Cache性能与Cache设计参数、映射方式、替换算法之间

的关系，理解Cache与程序性能之间的关系，能综合运用Cache相关知识针对具体程

序进行性能分析；能熟练运用Cache相关概念在实验中用硬件设计不同映射方式的

Cacheo

•掌握虚拟存储器概念与实现机制：能解释计算机系统采用虚拟存储器进行内存管理

的原因，能区分虚拟存储器与Cache机制的异同，能结合页表机制、TLB机制、Cache

机制描述页式存储管理方式下虚实地址转换流程与方法，描述一次存储访问的全过

程，能分析缺页异常的发现和处理过程，可区分访问过程中硬件与软件之间的分工协

作方

3.教学重点和难点

教学重点：高速缓冲存储、虚拟存储器

教学难点：半导体存储器存储原理、Cache映射方式、虚实地址转换机制

4.教学主要内容

（1）存储器概述（32分钟）

＞存储器分类（12分钟）

＞存储器技术指标（4分钟）

＞存储系统层次结构（4分钟）

＞主存的基本结构（8分钟）

＞主存中数据的存放（4分钟）

（2）半导体存储器（125分钟）

＞静态MOS存储器（50分钟）

＞动态M0S存储器（40分钟）

＞只读存储器（35分钟）

（3）主存的组织及与CPU的连接（45分钟）

＞存储器与CPU的连接（4分钟）

＞存储器的扩展（41分钟）

（4）并行存储系统（40分钟）

（5）高速缓冲存储器（180分钟）

＞cache工作原理（20分钟）

＞程序局部性（15分钟）

＞cache基本概念（18分钟）

＞读写流程与关键技术（14分钟）

＞相联存储器（20分钟）

＞地址映射（50分钟）

＞替换算法（17分钟）

＞写入策略（3分钟）

＞cache应用（17分钟）

（6）虚拟存储器（60分钟）

＞虚拟存储器的工作原理

＞虚拟存储器的地址映射与变换

＞页式虚拟存储器

5.教学过程与方法

（1）存储器概述（32分钟）

＞存储器分类（12分钟）

展示常见的存储器，引发学生思考为什么有这么多品种的存储器并存，一个存

储器被取代的原因是什么？当前是否存在理想的存储器？

If存储器分类

按存储介质分

按存取方式分

按读写功能分

按信息的可保存性分

按在计算机系统中的功能分

从多个维度对存储器进行分类，讲述不同存储器分类的主要特征，如需比较不

同存储器也可以从这些维度进行区分比较。

＞存储器技术指标（4分钟）

u存储系跳主要技术指标

存储时间

□接受到奏与命令到从存储器中读出或写入信息所较历的时间

存储周期

□连续两次访问存储募所需要的最，间间隔（存储时间+恢复时间）

存储器带宽

□单位时司内存储器存取的信息・

□Byte/s

□光田.»a.us.固态跳的读写带竟？

介绍常见存储系统技术指标，比较存储时间和存储周期的区别，以常见存储器

带宽为问题提问，让学生对常见存储器带宽有基本的认识。

＞存储系统层次结构（4分钟）

If存储系统分层结构

'I2-双31存(SRAM)

主存(DRAM)

存储速度Sfi

访问续期

KW.光值.网缩存At累扰

单位成本

介绍存储系统分层结构主要特点，为什么存在这样一个结构，如果有理想的存

储器分层结构是否有必要？

＞主存的基本结构（8分钟）

「主存储器特征

由半导体MOS存储器组成

□存储皿今存储周期分存储单元

■按字节访存ah«0xl2

存储单元（与机器字长有关）

novax,(8]•按率字访存ax-0*3412

O支挎字:5,半字，字，双字访问

moveax,(8]•按字访存eax-0x78563412

存储地址：字节,半字，字地址moveax,(9J拿未对齐.产生异常

□PC只词字15她耻，仔在政庭*J齐向眩

介绍主存储器基本结构、详细介绍存储单尢与地址空间的对应关系，展示机器

指令访存方式，探讨访存异常问题。

＞主存中数据的存放（4分钟）

II主存中的数据组织（32位计算机）

按边界对齐方式存储数据

inti,shortk,doubLex,charc,shortj

□int（4字节）short（2字节）double（8字节）char（1字节）

Oshort技16位对齐.int按32位对齐.doubleffi32位对齐，64（3机技64位对齐

对齐：访问速度高不对齐：节约存储空间

0字书1字E2字153字15

未对齐存放

研究高级语言中不同数据类型的对齐问题，分析数据对齐对存储器的访问性能

的影响？

（2）半导体存储器（125分钟）

[[半导体存储器如何存储数据?

DRAM内存条

二者为什么存在性能、容■、价格差异？

以CPU缓存和内存条件能、容量、价格差异为问题引出半导体存储原理的问

题。

＞静态MOS存储器（50分钟）

[[六管SRAM存储器(SRAMCell)

工作管「T2

U存情散身

负找管T3T4

口扑充电荷

门控管T$T6T7T8

口开关作用

首先简单介绍6管SRAM的基本组成，区分工作管，负载管，门控管。

[I1MOS-等效开关电＞g

截止状态导通状态

简单介绍MOS管极止与导通两种状态的区别，解释栅极控制MOS管导通截止

的基本原理，与开关电路实质等效。

||六管SRAM存储器两种状态

湾合电总MOS・易通福址状态存僦期g

以动画方式讲述6管SRAM单元中各点电压变化情况，工作管导通截止状态,

最终展示6管SFAM单元的双稳态。

If钟揍三种状态

或止状态仍存在泄露电流，负线■扑充电荷

以摆锤为例介绍6管SRAM单元的稳定状态。

III六-SRAM存储器读操作

x地址选通

HT5.T6曾与通

UA点与位战相连

Y地址选通

口17.T8曾导通

CA点电位输出到I/O读

首先动画展示6管SRAM单元写操作基本流程，然后将6管SRAM单元进行抽

象封装成1位存储体，总结6管SRAM单元的缺点和劣势。

If位存储体封装与犷展

的入：X行选择线

0出：D效娓珀出口

行选线选中方能读写政影

介绍1位存储体如何通过行列矩阵结构犷展为大容量的1位存储体。

UI64x64存储矩阵

进一步展示行列矩阵结构，询问学生能否通过批量读出一行的数据提升存储系

统性能？并进一步给出解决方案。

[||4k*4位存储体

以行列信号如何产生为问题引出地址译码器结构，顺便介绍Logisim中的译码

器和解复用器电路，帮助学生复习相应知识。

译码方式

f»~l~也

也

<^~1■■

tt'55S-巨

诺

H]

fe

丫触城访国

双谭码结构

n位地址，2"限译码线,寻址2。个存储照元n位地由2*2皿根译码线,寻址2c个存4W元

分析对比单译码结构与双译码结构的区别。

If峥态存储器芯片结构

Y向狙动器的作用？

介绍静态存储器芯片结构，由此引出驱动器，I/O电路的基本概念，注意提醒

学生思考X和Y两个方向驱动器的区别，X向主要用于驱动一行上所有存储单元门

控管，Y向主要是多个存储单元阵列需要同时驱动。

III2114弓|脚SB

地址线

数据线(双向)

读写控制线(Writefinable)

片选线(ChipSelect)

■电源线

■哂

介绍静态存储器芯片基本封装，引脚分类与特征，注意输入输出引脚是复用的。

注意片选的意义，片选信号无效，输入揄出与数据息线隔离。

以Intel2114为列介绍静态存储器芯片内部结构，注意区分缓冲器和三态门，

缓冲器就是一个1到2译码器，详细分析芯片片选、读写逻辑。注意提醒学生思考

为什么行列不对称。列数越多，一行上的门控管越多，行译码驷动器的负载就越大，

对称结构会造成驱动器负载不对称。

＞动态MOS存储器（40分钟）

分析6管SRAM单元存储密度问题，尝试去掉多余功能部件提升存储密度。

|［四-DRAM存储器

丫9、Tl（h17、18共享电路

DRAM存储原理

口利用电容电荷存储数据

口电容不能永久保存电荷

口必须增加额外电路1卜充

分析四管DRAM存储器基本结构，介绍DRAM存储基本原理。

动画展示四管DRAM单元写操作流程。

给出发充信号

□仪noiM

amni充值号

xtentisa

□T!、T6WR4

o

oQftCE

o外丽荷

Y地址遭通

oRT8W5M

OCJMR谡出利I/O

调1程比与翼杂.ifiStt

动画展示四管DRAM单元读操作流程，注意与写操作流程进行对比，思考为什

么要进行预充，以存储电容的泄露电流引出DRAM存储器的刷新问题。

动画展示四管DRAM刷新操作流程。

动画展示如何进一步提升四管DRAM单元的存储密度。

|i单-DRAM存储

Rf充操作(Precharge)

访问操作(Access)

□行逐a.T,管用《

C存IMJiBCftKi出寄生电容电荷质分配

□引起两的位域电压BI亚爱异.破坏郎I扳平篇

信号检测(Sensei

c电压略高ana升到mi,另TI为o

数据恢箕(Restore)

c如射寅为1.位&t的逻织1恰存体电容遂行充电

敛据输出(Output)

C给出列选通信号，IMBW出勖H«

C行列透通值号分时给出.行列地址复用叱IW

CIWM选关闭流出放大检测电18

介绍单管DRAM存储单元的基本存储器原理，注意跷跷板电路能将左右两侧位

线上的微小电压差快速扩大，实现数据的刷新操作。

I.DRAM端

刷新：定期补充电荷以避免电荷泄露引起的信息丢失

□电容存在泄露电流

刷新周期：存储器两次完整刷新之间的时间间隔

口信息存储到泄温之间必须完成刷新，珞为最大刷新周期

按行刷新

口存储依采用双译码结构，刷新地址计数器给出刷新行地址

刷新方式

□CPU与刷新控制器对DRAM的争用问题

口集中式、分散式、异步式

介绍DRAM存储器刷新周期、按行刷新流程、刷新方式等基本概念。注意内存

争用问题在后续DMA控制器与CPU的内存争用问题基本相同，解决方案也类以。

「集中刷新方式

最大刷新周期：2ms

在数据丢失之前集中刷新所有行

存在死区，用在实时要求不高的场合

图解集中刷新方式，分析其主要问题。

u分敝刷新方式

最大刷新周期：2ms

存储周期：读写+刷新各刷新周期分散安方

刷新次数2ms/100ns=20000次较浪费，用在低速系统中

图解分散刷新方式，分析其主要问题。

|,异步刷新方式

刷新周期：2ms,各刷新周期分散安排在2ms内

每隔2m$/128=15.5微秒刷新一行，将128次^新分散

■最常用

图解异步刷新方式，分析其主要优势。

UI2116弓|脚93

匚

匚地址线

匚数据线

匚

■读写控制线

匚

匚■RASCAS

匚

■电源线

匚

■地线

分析DRAM存储器封装以及引脚形式，注意和SRAM进行对比。

＞只读存储器（35分钟）

解释只读存储器的基本原理，开关S闭合，则位线D与接地端导通，为低电

平，否则位线因为负载管的作用为高电平。

|f熔丝式ROM(PROM)

将开关变成熔丝或者单向导通的二极管就变成了PROM,二者区别是一个初始

值是0,一个初始值是1。

「可擦号ROM——EPROM

讲解浮置栅MOS管内部结构以及等效电路，如果浮矍栅不带电，则MOS管断

开，否则导通，关键是如何让浮置栅带电或消电，带电和不带电两种状态就可以用

于存储表示数据。

[fMOS-与EPROM的两种状态

通过25V高压击穿可以将浮置栅带电，对比普通M0S管和浮置栅M0S管的工

作状态。

通过紫外线光照形成泄露电流，将浮置栅巴荷全部消除，从而删除数据。但这

种方式需要离线擦除，速度慢，不方便。

电可擦与ROM——EEPROME2PROM

ElectricallyErasableProgrammableROM

增加控制栅的EEPROM,可以通过控制栅在线电擦除，更加方便，速度快捷。闪

存本质上就是EEPROM。

[[半导体存储器对比

SRAM|DRAM||ROM||PROM||印ROM||EEPROM|

MOS®I用甘II开关II•II♦・・II浮”I

0||a*||.一次||as弓人||aups人|

6MOS|||mats|

|行列0升|

总结比较常见半导体存储器。

（3）主存的组织及与CPU的连接（45分钟）

＞存储器与CPU的连接（4分钟）

U主存储器与CPU的连接

地址线的连接

数据线的连接

控制线的连接

存储扩展

CPU与主存相连接主要是地址总线、数据总线、控制总线的连接，如果地址总

线数据总线位宽不匹配，就需要进行存储扩展。注意讲解CPU和RAM存储器各自的

引脚定义。

＞存储器的扩展（41分钟）

U）字长扩展（DBUS）

存储系统位宽N位，若使用k位芯片，k<N,需（N/k）个芯片

存储芯片数据总线位宽小于CPU,则需要进行存储字长扩展，相同地址连接到

所有存储芯片，多片并发的方式进行连接。可以引导学生思考K>N的情况如何处

理？

存储系统容♦为M,若使用容*1的芯片，l<M,需（M/I）个芯片

存储芯片容量不够，则需要进行存储字数（存储容量）折展，高位地址进译码

器进行片选，同一时刻一个存储芯片工作。可以引导学生思考L>M的情况如何处

理？

I,综合丁展

存储系统M*N位，若使用l*k位的芯片，l<M,k<N,需（M/I）*（N/k）个芯片

如果地址总线，数据总线位宽均不匹配，则需要进行综合扩展（字长，字数扩

展的综合）。

If芯片霆示的主存空间

对比两种不同扩展方式下数据访问时各芯片工作的差异

[|]16*16点阵字库设计

汉字宇库：用于输出汉字字形码

o输入：x号，位号

0输出：对应汉字编码的字形码（字模码）

16*16点阵需25时才能显示一汉字

C字库存槽单元位宽应该为256©

□logisim中ROM数8?位宽最多32位

0位扩展

8个16K*32位的ROM存储器

256（4最终检出到8个32位输出引脚

以汉字字库为例引出存储扩展实脸，介绍存储扩展的实验需求和实验难点。

『燎合第展举例

某计算机的主存地址空间中

0x0000到3FFF为R0M4储区发

0x4000*10x5FFF为保H地皿区城.

0x6000到OxFFFF为RAMJt批11灰.

RAM的控制信号为CS#和WE#.CPU地址线A15~A0,数据线D7~D0,控制信号有读

写拽制R/W好访存请求MREQ#。

1.如ROMARAM邨采用8KX1芯片.改牌出与CPU的逢我相.

2.如ROMi•期8KX8的芯片.RAM芯片采用4KX8的芯片，认点出与CPU的连必图.

3.如杲ROM采用16KX8的芯片.RAM芯片采用4KX8的芯片.武河山与CPU的连M阳

通过一个综合性的例子讲解存储系统综合犷展

I地址范圉

首先将地址范围转换成存储空间和容量

第一问是一个简单的综合扩展，首先进行数据总线的护展，再进行地址总线的

扩展。

第二问中RAM组件容量无法达标，需要先进行容量扩展，存在两级扩展，需要

将地址线中的A12是为拿出来进行芯片片选，注意译码器输出信号与地址线的逻

辑与操作。

|[3、16Kx8ROM.4Kx8RAM

第三问中ROM组件容量超标，需要多一根地址线，同时需要合并两根地址线

YO,Y1逻辑或后连接相应片选。

（4）并行存储系统

|［高速存储器

CPU与存储器之间的速度无法匹配

解决之道

□MJQCache（行缰冲）

□采用高速器件提高速度

□采用双蝇口存镭器

O增加字长.单个存储冏期存取多个字

O将主存附为多个模块，多模块并行

简要介绍提升存储系统性能的几种常见方法。

III双端口存储器

具有两组相互独立的读写控制线路

两组读写控制线路可以并行操作

端口地址不相同，无冲突，并行存取

端口地址相同，读写冲突，无法并行存取

双端口存储器，多个设备并行读取，注意如何处理左右两端口的地址相同时的

读写冲突。

u多模块存储IS

单体多字存储器

两条8G内存条

C增加字氏.多模块同步并行

单条16G内存条性能差异？

D多体相当于单个存M体

多体多字存储器

c增加字氏,多模块异步并行

多体单字存储器

□字长不变，IK序.交叉模式

多模块存储器分类。

III单体多字存储器

多个单字长存储模块同步并发

共用一个地址寄存器

单存储周期内访问多个存储字

性能线忸8长，总线位宽变化

妥字长DBUS

单体多字各模块完全同步并发，其实就是简单的字长扩展。

UI多通道内存

:

-S1

-S2

AHISI

内

内A1

A2

存

存1)1

控

控D2ACS

制

制D«AM

器

器

单体多字存储器多体多字存储器

利用两种多通道内存解释单体多字与多体多字的区别，前者多模块完全同步

（地址相同）并发，后者多模块异步（地址不同）并发，注意数据总线宽度变化。

两种多通道横式

ganged（单体多字）unganged（多体系字）

两种模式就是地址寄存器的差异。

/双通道内存性能评酒

SiSoftwareSandraProBusiness2011

给出一个测试用例分析多通道内存性能，注意带缓存与不带缓存的性能差异。

U盘与SSDft能■异？

U盘1O0MB/S

SSD1030MB/S

同是闪存颗粒，为何有

USB与SATA、NVME性够异瓯？

SSD是比较简单的多模块提升存储系统性能的案例o

多模块顺序存储器就是字数扩展，容量扩展，地址总线扩展，相邻的数据在同

一个存储模块，各存储芯片串行工作，同一时刻只有一个模块工作。

|［妥横块交叉存储器

模块并行工作

CPU比存储器要快

能同时取出多条指令或者数据

■扩容、提速

交叉方式

低位交叉模式，相邻的数据分布在不同存储模块，顺序访问时可以让多模块并

发提升效率。

|［交叉•址J1序访问时可按澹水方式存取

实际访问时以流水线方式并行。

（5）高速缓冲存储器

>cache工作原理（20分钟）

从Ufiid开去

530.

U■为什么只标■♦?

•49.90•c'**

*«M»r£■“U盘有专利局，

酊。明4〃

以U盘为题引出四个问题，尝试利用已学知识解答部分问题。

|（从Uftift开去

以U盘中国专利为例突出科技持续创新的意义。

|［从U盘说开去

IUf«<«±E.士咻，At”]

3T出”由T更彼•・41灸HE®"中断比

学，舞超耀£：图扇瞅描后祸备

计算机崩溃!

数据值丢失!

???

从U盘插拔可能导致的风险引出U盘缓冲技术。

I,u盘缓冲原理

早期U盘写速度慢，部分内存空间为U盘作与缓冲

数据写入内存即报告完成

缓冲区满了会如何?

□可有痛升写性能，改善用户等待体脍

□号致雌不一致性，产生IM烟…还未写入U盘的数据

系统将定时或植迫将脏数据迁移到U盘，不安全的拔盘可能丢失脏数据

介绍U盘缓冲技术的产生背景，基本工作原理。

＞程序局部性（15分钟）

If曜次性存储系统对读写性能的改■

写性能优化：上层给下层作写缰中

读性能如何优化?

口利用赘据访问局部性进行读优化

匚将痴蹿或即将访问数据的副本调度到上层

匚仅访阿上层快存即可获得数据

存街1度

访问频率

层次性存储系统中如何利用缓冲技术提升系统读写性能。

I.数据访问局部性（程序局部性）

程序局部性一程序仅隽访问内存很小一部分空间

口空间局部性:某内存区域网）被访问，很快其相邻区域有可能被访问

□时间局部性:某内存区域网）被访问，很快该区域可能会被重且访问

优化手段？

□I#读优化…空间局部性

口调度1法…时间局部性

热数据或即将访问的数据的副本调度到上层快速存储器

让大部分数据都可以在上层存储器快速得到

程序局部性基本概念，如何利用两种程序局部性优化存储系统性能0

|［程序局部性举例

故据

□数组元素访问（空间）

0结构体,数据腓记录访问（空间）

□局部变■,计数器，指针等祓则8使用（时间）

指令

□序访可的指令■（空间）sum=0;

□S复使用的在环体（时间）for(i■0;i<n;

□子函数时间）sum+=a(i].x♦a[i].y;

returnsum;

用一个简单的程序解释程序局部性O

|［程序局部性举例

哪个程序具有更好的局部性?

inta[M][NJ;

for(i=0;i<M;i++)for(j=0:j<N;j++)

for(j=0;j<N;j++)for(i»0;i<M;i++)

sum+=a[l][j];sum+■a[i][j];

分析相同功能的程序局部性的差异。

|jcached本SUB

在处理器附近增加一个隐藏的4塔量快速存储器

□对程序员透明

□将经常访问的热数据的副本存放在cache中

□提高命中率优化读性能

预读处理-空间局部性

淘汰算法…时间局部性

简单介绍cache高速缓存的基本思想和相关优化技术，注意cache最重要的

特征就是隐藏的，在系统中是透明的，但是可以感知的。

I.cache读操作艇

动画展示csche读命中和读缺失的流程。

||cache号操作艇

动画展示csche写穿和写回策略的写入流程。

UIU盘使用中的一些谡区

下列情况是否需要安全删除U盘

将U盘数据拷贝到硬盘

不涉及写操作，无脏数据，无数据不一致性

匚将文件拷贝到U盘后2分钟

后台程序已经将脏数嵬写入到u盘

缓存数据与u盘数据一致

匚拷贝过程中…

利用cache相关原理解释U盘使用的一些现象。

>cache基本概念

['cache术语

命中hit:CPU访问数据在cache中(上层快存)

缺失miss:CPU访问蝇不在cache中

块block:cache与主存交换最小单位

□块大小多少合适？??

口实现预读

行/槽Line/Slot标记、标志位、数据块容器

口有效位、壹找标记、脏标志位、置换标志、数据块副本

ColdCache、WarmCache

简要介绍命中，缺失，cache块，cache行的定义。

Icache术语

命中率(hitrate)

□生存访可中cache命中比例

缺失率(missrate)

o1-命中率

命中访问时间：(hittime)

□数据查惊时间.cache访问时间.超物专输时间

缺失损失(misspenalty)

□主存块周入cache,数更传输到处理器的时间

□远大于令中时间，所以T相对椀J巡的间可忽略

简要介绍命中率，抉失率，命中访问时间，然失损失等术语。

＞读写流程与关键技术(14分钟)

以流程图方式动态展示cpu数据读流程，注意读缺失时需要载入数据所在的

主存数据块，此时可能需要涉及淘汰策略。

||CPUcache写操作

以流程图方式动态展示cpu数据写流程。

>相联存储器

I,如何查找

数据查找蚣HMfWMM写入口

・主存地址->cache地址今cache数据

cache直找表

□程序员软件思路

主存块号cache央

什么数据结构，如何快速查找

□架构帅硬件思路

0214

如何硬件存储，如何快速查找

■相联存储器0917

□按内容进彳亍访问的存储器

相联存储器用于解决cache数据查找的硬件实现问题，如何实现快速查找。

If相联存储器读漫箍实现

value

详细介绍相联存储器的实现逻辑，主要展示其读出流程，所有存储单元并发比

较，需要的比较器资源开销较大。比较结果控制相应的value数据输出，从而实现

(key,value)结构的访问。

Ill相联存储器

按内容进行访问（Key,Value）

□以关犍字作全局并发比较

□硬件成本高（比较器多）.通常用于存放片外镇存■找会或全相联cache

存储容量=查找表容-=表项数*表项大小

□cache中用于存放央表，虚拟存储器中存放段袤.页裳

♦（valid,Key,Value)

♦（有效位，主存快地址，cache块地址)

.（萄效位主存块地址,ceche块数据)

♦（有效位VPN,PPN)

简要介绍不同应用场合中相联存储器存储的数据信息。

||CPUcache・本组织方式

CPUcache由较快的SRAM构成

cache与主存均分为固定大〃直）数据块，以块为单位交换数据

相联存储器存放查找表“ache

C表项.（有效位，iffl入Cdche的生存块地址，Cdche块地址/blockdata）

C容・=cache块数•表项大小

CPU给出的块地址与直找表中某单元相同且有效位为1表示命中

C全相联：硬件多路并发比较提升直找速度

□软件cache如何优化查找速度？

简要介绍CPUcahce机制中相联存储器的应用。

I.块地址与块内地址

查找表表项内容（valid,主存块地址，cache块地址/块数据）

直找表表项数目=cache块数

总容量=（1+11+8）*28

介绍相联存储器容量计算方法。

＞地址映射

介绍主存数据映射到cache中的3类规则--3种地址映射方法

III全相联映射

全相联映射方式中主存块可以映射到cache中任意行/块，查找必须使用全相

联存储器进行多路并发比较，相对硬件成本比较高。注意cache行的概念，行是容

器，除了数据块副本外还包括用于查找的信息。

“全相联映射遗场实现（构造观）

从构造实现的角度介绍全相联存储器，整为来说就是一个相联存储器的结构。

对于片内cache,无需cache块地址，比较器比较结果直接梳出正确的数据块即可。

U相联存储器容・

查找表和缓存副本一体(CPU片内缓存)

□存放cachet亍

□有效位，主存块地址，数据块副本标志位(Dirtybit),■换标记

□存储容量=each而大小x行数

查找表和缰存副本分离(片内直找表，片外缓存)

□存放查找信息

□有效位，主存块地址，cache块地址，标志位(Dilybit),置换标记

□存储容量=查找表表项大小x行数

区分片内缓存和片外缓存的区别，相联存楮器存储数据不一样

Ill全相联映射动态栽入过程

cxhelH.主WcxheA

用实际访问序列详细介绍全相联映射cache载入过程，注意