CN113690189B 形成半导体装置的方法 （台湾积体电路制造股份有限公司）

US2020194446A1,2020.06.18US2004222486A1,200层在介于600摄氏度到700摄氏度范围内的第一被配置成当第三多晶硅层被刻蚀时保护第一多2其中所述保护涂层包括第二多晶硅层，其中所述第二多晶硅层在介所述第三多晶硅层被刻蚀时保护所述第一多4.根据权利要求1所述的方法，其中所述第三多晶硅层在介于540摄氏度与560摄氏度5.根据权利要求1所述的方法，其中所述第二多晶硅层具有介于40纳米与60纳米范围6.根据权利要求1所述的方法，其中所述外延层在介于650摄氏度到950摄氏度范围内对所述第三多晶硅层进行图案化以移除所述第三多晶硅层的至少8.根据权利要求1所述的方法，其中所述半导体装置包括至少一个双极结型晶体管及在用于所述第二晶体管的所述外延层之上沉其中所述保护涂层包括第二多晶硅层，其中所述第二多晶硅层在介所述第二晶体管形成时保护所述第一晶体管的所述第一多3对所述第三多晶硅层进行图案化以移除所述第三多晶硅层的至少16.根据权利要求9所述的方法，其中所述第一晶体管是互补金属氧化物半导体晶体在第二温度下在所述第二多晶硅层及所述衬对所述第三多晶硅层进行图案化以移除所述第三多晶硅层的至少其中所述第一温度介于600摄氏度与700摄氏度的范围内，其中所述第二温度介于650摄氏度到950摄氏度的范围内，且其中所述第二多晶硅层被配置成当所述第三多晶硅层被18.根据权利要求17所述的方法，其中所述第三多晶硅层在介于540摄氏度与560摄氏20.根据权利要求17所述的方法，其中所述第二多晶硅层具有介于40纳米与60纳米范4中所述保护涂层中的所述第二多晶硅层被配置成当所述第二晶体管形成时保护所述第一5[0008]图2A到图2L示出根据本公开的一些实施例，通过图1的方法制成的具有准直器的[0009]图3A示出根据本公开的一些实施例的具有在不同温度下制备的两个不同保护多[0010]图3B示出根据本公开的一些实施例的具有在不同温度下制备的两个不同保护多6[0034]图1示出根据本公开的一些实施例的形成半导体装置的方法100的流程图。应注介于600摄氏度到700摄氏度范围内的第一沉积为衬底的第一区域中的互补金属氧化物半导体(ComplementaryMetalOxide据一些实施例，在图案化的第一多晶硅层的表面上及衬底的第一表面上沉积第二介电层。例，在第二区域中的衬底的第一表面及第一区域中的第二多晶硅层的表面上生长外延至少一个双极结型晶体管(bipolarjunctiontransistor，BJT)。方法100继续进行操作7SOI)结构。举例来说，衬底202可包括通过例如注氧隔离(separationbyimplantedoxygen，SIMOX)等工艺或其他合适的技术(例如晶片结合及研磨)而形成的隐埋氧化物多个第二区域206，其中所述多个第一区域204中的每一者及所述多个第二区域206中的每区域206中的CMOS场效应晶体管(CMOSfield_effecttransistor，CMOS_FET)及第一区域[0042]在一些实施例中，导电特征212/214是通过单独的图案化(例如，光刻)工艺来形征212/214是通过使用化学气相沉积(chemicalvapordeposition，CVD)、物理气相沉积[0043]衬底202还可包括在所述衬底中及在所述衬底上形成的其他功能特征，例如电阻8[0044]图2B是根据本公开的一些实施例，包括衬底202及第一介电层216的半导体装置(borophosphosilicateglass，BPSG)、碳掺杂氧化硅(SiOxCy体装置200在各种制作阶段中与图1所示操作106对应的一个阶段的剖视图。在一些实施例上的半导体装置200在各种制作阶段中与图1所示操作108对应的一个阶段的剖视图。如下端子)与衬底202的第二区域206中的导电特征212/2[0047]在一些实施例中，图案化工艺之前的初始光刻胶层220可包括可因应于光刻光源[0048]图2E是根据本公开的一些实施例，包括图案化的第一多晶硅层218及图案化的第一介电层216的半导体装置200在各种制作阶段中与图1所示操作108对应的一个阶段的剖9剂的选择由图案化的光刻胶层220、第一多晶硅层218以及第一介电层216的类型及化学结体装置200在各种制作阶段中与图1所示操作112对应的一个阶段的剖视图。在一些实施例积的第二多晶硅层224中介于1微米到1000微米范围内的第一晶粒大小大于在低于第一温度的第二温度下沉积且在随后的外延工艺期间以650摄氏度到950摄氏度的典型温度范围介电层222及第二多晶硅层224用于在第一区域204中的制作工艺期间保护第二区域206中晶硅层224及外延层226的半导体装置200在各种制作阶段中与图1所示操作114及116对应衬底202的至少一部分及第一区域204中的至少一个导电特征212/214，用于制作至少一个氢处理工艺期间不会再结晶，因此可有效地防止当第二多晶硅层224再结晶时可能形成的[0055]图2J是根据本公开的一些实施例，包括图案化的第三多晶硅层230的半导体装置使用图案化的光刻胶层(未示出)作为硬掩模的光刻工艺来对第三多晶硅层230进行图案些实施例中，由于第二多晶硅层224中的有缺陷的空隙减少且因此外延层226中的缺陷减[0056]图2K是根据本公开的一些实施例，包括BJT装置240的半导体装置200在各种制作[0057]图2L是根据本公开的一些实施例，包括图案化的EPI层226的半导体装置200在各用图案化的光刻胶层(未示出)作为硬掩模的光晶硅层224中的有缺陷的空隙减少且因此外延层226中的缺陷减少，用于对外延层226进行图案化的刻蚀工艺不会对作为衬底202的第二区域206中的CMOS装置242的栅极端子结构的晶硅层224及第二介电层222以形成CMO[0058]图3A示出根据本公开的一些实施例的具有两个保护多晶硅层的两个晶片的缺陷片中未通过功能测试和/或泄漏测试的有缺陷的装置的第二百分比介于约0％到约2％的范[0059]图3B示出根据本公开的一些实施例的具有两个保护多晶硅层的两个晶片的缺陷有缺陷的装置的第二百分比小于第一晶片中有缺陷的装置的第一百分比。在一些实施例第二多晶硅层，其中第二多晶硅层在介于600摄氏度到700摄氏度范围内的第一温度下沉过700摄氏度的温度对于进一步防止再结晶层被配置成当形成第二晶体管时保护第一晶体管的第一多晶[0066]前述内容概述了若干实施例的特征以使本领域中的一般技术人员可更好地理解其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所