CN113948572B 具有背面电源轨的半导体器件及其形成方法 （台湾积体电路制造股份有限公司）

US2020294998A1,20202022.01.18具有背面电源轨的半导体器件及其形成方法本公开涉及具有背面电源轨的半导体器件D)区域以形成S/D凹部。该鳍结构包括交替堆叠在S/D凹部中沉积绝缘电介质层，在绝缘电介质去除绝缘电介质层。该方法还包括在S/D凹部中生长外延S/D特征。绝缘电介质层的底部插入外2形成堆叠在所述鳍和所述牺牲特征之间的蚀刻停止层，其中，所述导提供具有正面和背面的结构，所述结构包括位于所述结构的背面从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特征3在所述结构的背面形成金属布线层，其中，所述金属布线层在所述结构的正面沉积隔离特征，所述隔离特征覆盖所述使所述电介质层从所述结构的背面凹陷，使得所述S/D外延特征的一部分从经凹陷的4艺创建的最小组件(或线))却减小了。这种缩小工艺通常通过提高生产效率和降低相关联效应(SCE)，引入了多栅极器件。引入的一种这样的多栅极器件是鳍式场效应晶体管FET沟道。所引入的部分为了解决与FinFET相关联的性能挑战的另一种多栅极器件是栅极从而在四侧上提供对沟道的控制。GAA晶体管与常规的互补金属氧化物半导体(CMOS)工艺具有晶体管并且在晶体管顶部处具有互连(过孔和导线)以提供到晶体管的连接。电源轨具有减小的电阻和减小的耦合电容的IC背侧上形成电源面和背面的结构，所述结构包括位于所述结构的背面的衬底和位于所述结构的正面的鳍，到所述牺牲特征被暴露；从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特5述金属布线层通过所述导电特征电耦合到所述S/[0009]图1A和图1B示出了根据本公开的一些实施例的用于制造半导体器件的示例性方例的根据图1A和图1B中的方法构造的半导一些实施例的在根据图1A和图1B的方法的制造工艺期间的相应透视图中垂直于半导体器一些实施例的在根据图1A和图1B的方法的制造工艺期间的相应透视图中沿着半导体器件法的制造工艺期间沿着半导体器件的沟道结构的纵向[0014]图27示出了根据本公开的又一替代实施例的在根据图1A和图1B的方法的制造过程期间垂直于半导体器件的沟道结构的纵向方向[0015]下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示6用于方便理解本公开的一个特征与另一特征的关系。[0017]本公开通常涉及半导体器件中的多栅极晶体管的半导体制造。如本文所使用的，7[0020]图1A和图1B示出了根据本公开的各种实施例的用于制造半导体器件的方法100的述了图1A和图1B，图2A到图27示出了根据一些实施例的在根据方法100的各种制造步骤中[0022]在操作104，方法100(图1A)形成嵌入在上覆半导体层208中的牺牲(虚设)接触过200nm的厚度。牺牲接触过孔特征210的形成可以包括图案化工艺以在上覆半导体层208中牺牲接触过孔特征210的电介质材料可以通过以下方式沉积在开口中：化学气相沉积82O3延堆叠212包括由第二组合物的外延层216插入的第一组合物的外延层214。第一组合物和实施例可以包括提供具有不同氧化速率和/或蚀刻选择性的第一组合物和第二组合物的底部外延层214可以包括外延生长的Si1-xG度上基本均匀。如下面更详细地描述的，外延层216用作随后形成的多栅极器件的沟道结218包括第一掩模层218A和第二掩模层218B。第一掩模层218A是由可以通过热氧化工艺形9[0027]在操作108，方法100(图1A)对外延堆叠212进行图案化以形成半导体鳍220(也称部分以及通过对上覆半导体层208进行图案化而形成的底部部分。通过使用包括光刻和蚀除材料层，并且剩余的间隔件或心轴随后可用于通过在图案化掩模层218中限定的开口在延堆叠212进行图案化。选择蚀刻剂使得埋置绝缘层206和牺牲接触过孔特征210保持基本[0028]仍参考图5A-5C，每个鳍220在Z方向上向上突出得高于埋置绝缘层206并且在X方以小到一个或两个以上。在一些实施例中，在鳍220的两侧上形成一个或多个虚设鳍结构些实施例中，鳍220沿着Z方向的高度H1(从埋置绝缘层206的暴露顶表面测量到的)在约顶部半导体层216的上表面从隔离特征224暴露。隔离特征224随后凹陷以形成浅沟槽隔离异性干法蚀刻来选择性地去除隔离特征224的电介质材料而不蚀刻鳍220。在一些实施例晶体管的沟道区域。每个牺牲栅极结构226包括牺牲栅极电介质层228和牺牲栅极电极层牺牲接触过孔特征210的每个侧端从牺牲栅极结构226中突出(如图7C中的虚线矩形框210”在牺牲栅极结构226之上均厚沉积电介质材料层来形成栅极间隔件234。在所示的实施例材料层并且暴露牺牲栅极结构226的顶表面和邻近但未被牺牲栅极结构226覆盖的鳍220的件234可以具有在约5nm到约20nm之间作116通过合适的蚀刻工艺(例如干法蚀刻工艺、湿法蚀刻工艺或RIE工艺)形成S/D沟槽CF46F23和/或C2F6)、其他合适气体或它们的组合的蚀刻剂来实施干法蚀刻工湿法蚀刻剂(例如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚持在空腔238内。通常，等离子体干法蚀刻蚀刻宽且平坦的区域中的层比蚀刻凹面(例如，238内的内部间隔件材料层的剩余部分在要形成的金属栅极结构和要形成的S/D外延特征或其他合适的工艺沉积在S/D沟槽236中，填充最底部外延层216之下和S/D沟槽236的侧壁外延层216下方的SAC层242的其他部分保留。任何合适的蚀刻技术可用于从S/D沟槽236部[0039]在操作128，方法100(图1B)在S/D外延特征244之上形成接触蚀刻停止层(CESL)还包括执行CMP工艺以使器件200的顶表面平坦化，从而去除牺牲栅极结构226的顶部部分干法蚀刻和/或湿法蚀刻)中形成栅极沟槽。栅极沟槽暴露沟道区域中的外延层214和216。体混合物来选择性地去除外延层214的干法蚀刻工艺。为了简单清楚，在沟道结构释放之在沟道区域中环绕每个沟道结构216。内部间隔件240将金属栅极结构250与S/D外延特征[0041]金属栅极结构250包括在沟道区域中环绕每个沟道结构216的栅极电介质层252和用不同金属层的n型晶体管和p型晶体管分别工艺可以将蚀刻化学品施加至衬底202的背面以完全去除基底半导体层204以暴露埋置绝蚀刻工艺被调谐为对牺牲接触过孔特征210的中的材料(例如，硅衍生材料或金属氧化物)特征210，然后应用第二蚀刻工艺以选择性地将S/D外延特征244凹陷到所需水平或选择性形成背面导电接触过孔282，如图21A-21C所示。背面导电接触孔282可以包括钨(W)、钴延特征244和背面导电接触过孔282之间形成硅化物特征(未示出)，以进一步降低接触电图案化工艺或其他合适的工艺形成背面电源轨。背面电源轨可以包括钨(W)、钴(Co)、钼件200中可用于直接连接到源极/漏极接触件和过孔(包括背面导电接触件过孔282)的金属以在S/D外延特征和电源轨之间保留相对较大的接触区域，从而有效地进一步降低接触电[0049]现在参考图23A-23C，图23A-23C示出了在操作144之后所产生的结构的替代实施例。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-22C所描述的工接触过孔282邻接的上覆半导体层208。通过用电介质材料替换上覆半导体层208中的半导层286可以包括在背面减薄工艺中暴露上覆半导体层208的操作138之后在选择性蚀刻工艺[0050]现在参考图25。图25示出了在操作144之后所产生的结构的又一替代实施例的沿B-B线的截面视图。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-的，S/D外延特征的突出部分可以通过在形成沟槽280(图20A-20C)期间或之后的一个或多[0051]现在参考图26。图26示出了在操作144之后所产生的结构的又一替代实施例的沿B-B线的截面视图。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-所讨论的，背面导电接触过孔282的突出部分可以通过在形成沟槽280(图20A-20C)期间或[0052]现在参考图27。图27示出了在操作144之后所产生的结构的又一替代实施例的沿A-A线的截面视图。用于形成半导体器件200的一些工艺和材料可以类似于先前结合图1A-牺牲接触过孔特征210沿着Y方向的长度L0(因此，背面导电接触过孔282的长度)可以大于的两个侧壁可以连接在牺牲接触过孔特征210的顶表面上(地保留相对较大的接触面积以在源极/漏极外延特征和背面电源轨之间形成导电接触过使所述电介质层从所述结构的背面凹陷，使得所述S/D外延特征的一部分从经凹陷的电介延特征和第二S/D外延特征、所述一个或多个沟道结构和所述栅极结构位于所述半导体结设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里从所述结构的背面蚀刻所述牺牲特征以形成暴露所述S/D外延特征的沟槽；在所述沟槽中得所述S/D外延特征的一部分从经凹陷的