应用型本科电子信息工程专业二年级《数字逻辑电路》课程教学设计

应用型本科电子信息工程专业二年级《数字逻辑电路》课程教学设计

  一、课程基本信息与顶层设计

  课程名称：数字逻辑电路。课程性质：专业核心必修课。授课对象：电子信息工程专业本科二年级学生。先修课程：电路分析、模拟电子技术、C语言程序设计。后续课程：计算机组成原理、嵌入式系统设计、FPGA原理与应用。总学时：64学时（其中理论40学时，实验24学时）。本教学设计覆盖核心知识模块，共计16学时。

  本课程立足于新工科建设与工程教育专业认证（OBE）背景，旨在培养学生从布尔代数抽象到具体硬件实现的系统级工程思维。课程突破传统以中小规模集成电路（SSI/MSI）为核心的知识框架，深度融合硬件描述语言（HDL）与现代可编程逻辑器件（FPGA）设计流程，构建“基础理论-描述方法-实现平台”三位一体的知识体系。教学理念强调“做中学”与“学中创”，以真实的数字系统项目为牵引，引导学生完成从问题定义、逻辑抽象、电路描述、功能仿真到物理实现的全过程，锻造其解决复杂工程问题的初步能力，并为后续芯片级设计奠定基础。

  二、教学目标

  （一）知识目标

  1.深入理解数制与编码系统，熟练掌握布尔代数公理、定理及逻辑函数化简方法（公式法、卡诺图法）。

  2.掌握组合逻辑电路（编码器、译码器、数据选择器、比较器、加法器）的分析与设计方法，并能用门电路或中规模集成电路（MSI）实现。

  3.深刻理解触发器的电路结构、工作原理（SR、D、JK、T），掌握其特性方程、状态表、状态图及时序波形描述方法。

  4.掌握同步时序逻辑电路的分析与设计方法，重点涵盖计数器、寄存器、序列检测器、状态机的建模与实现。

  5.初步掌握使用VHDL或VerilogHDL对组合与时序逻辑电路进行行为描述、数据流描述和结构描述。

  6.了解典型脉冲波形产生与整形电路（施密特触发器、单稳态触发器、多谐振荡器）的原理及应用。

  （二）能力目标

  1.工程分析与设计能力：能够针对给定的逻辑功能需求，完成从真值表、逻辑方程到电路图或HDL代码的完整设计流程。

  2.工具运用与仿真能力：熟练运用Multisim、QuartusPrime/Vivado等EDA工具进行电路仿真、综合与验证，能够解读仿真波形与综合报告。

  3.系统集成与调试能力：能够在FPGA开发板上实现并调试中小规模数字系统，使用逻辑分析仪或嵌入式逻辑分析工具（ILA）进行信号观测与故障排查。

  4.团队协作与沟通能力：通过小组项目，培养学生分工协作、文档撰写、项目汇报等综合素养。

  （三）素养与价值目标

  1.培育严谨求实的科学态度与精益求精的工匠精神，理解数字系统设计中“0”与“1”的确定性所蕴含的工程伦理——设计的精确性直接关乎系统的可靠性与安全性。

  2.激发科技报国的家国情怀，通过介绍我国在半导体工艺、可编程逻辑器件及数字芯片设计领域的发展成就与挑战，引导学生树立投身核心关键技术攻关的使命感。

  3.建立初步的工程经济与可持续发展意识，在设计中考虑资源优化（逻辑门数量、芯片面积、功耗）与设计可维护性。

  三、学情分析

  授课对象为电子信息工程专业大二下学期的学生。其认知与能力基础分析如下：优势方面，学生已具备电路分析的基本概念，熟悉二极管、三极管等分立元件特性，对电流、电压等模拟量有直观认识；通过C语言学习，具备了初步的算法思维和编程能力；好奇心强，对动手实践和可视化的实验结果兴趣浓厚。挑战与不足方面，学生首次接触离散、抽象的布尔代数世界，从连续的模拟思维转向离散的数字逻辑思维存在认知门槛；对“硬件描述语言是电路而非程序”这一核心概念理解困难，易与软件编程混淆；虽有一定实验基础，但系统级调试经验和故障分析能力普遍薄弱；对于从理论到产品实现的完整工程流程缺乏感性认识。因此，教学策略上需采用“虚实结合、梯次递进”的方式，先通过仿真软件降低试错成本，建立信心，再过渡到物理硬件实现，直面真实世界的不确定性。强调“描述即电路”的思维训练，通过大量对比（门电路图vs.HDL代码，行为仿真vs.时序仿真）来巩固概念。

  四、教学重难点及突破策略

  教学重点：1.组合逻辑电路的竞争冒险现象及其消除方法。2.同步时序逻辑电路的状态机设计方法（建立原始状态图/表、状态化简、状态分配、导出激励方程）。3.使用硬件描述语言进行寄存器传输级（RTL）描述。

  教学难点：1.时序逻辑中状态概念的理解与抽象，特别是Mealy型与Moore型状态机的区别与联系。2.硬件描述语言中并发执行与软件顺序执行的本质区别，以及如何用HDL准确描述所需的硬件结构。3.同步设计与时钟域概念，理解建立时间与保持时间对电路可靠性的约束。

  突破策略：针对难点一，采用“故事线+状态迁移图”可视化方法，将抽象的状态转化为具体的情景（如自动售货机、电梯控制器），并利用状态机模拟软件进行动态演示。针对难点二，设计“等价转换”练习，给定一组门级电路图，要求学生分别用数据流描述和行为描述写出对应的HDL代码，并通过仿真验证其等效性，强化“代码即电路”的观念。针对难点三，引入“失败的时序”案例库，展示因时钟偏移、组合逻辑延时过长导致的错误波形，利用EDA工具的时序分析报告，量化说明违例路径，使学生直观感受时序约束的重要性。

  五、教学资源与环境

  1.理论教学环境：配备多媒体投影、交互式白板的智慧教室。运行电路仿真软件（Multisim）、FPGA开发工具（IntelQuartusPrime或XilinxVivado）。

  2.实验与实践环境：数字电路实验箱（含基本门电路、触发器、MSI芯片）、主流FPGA开发板（如AlteraDE10-Lite或XilinxBasys3）、数字示波器、逻辑分析仪。

  3.数字资源：自建MOOC/SPOC课程网站，包含微视频（重点难点讲解、软件操作演示）、交互式仿真案例（基于EDAPlayground等在线平台）、在线自测题库、典型项目案例库、技术文档（数据手册、应用笔记）等。

  4.主要教材与参考书目：主教材《数字电子技术基础》（第六版），阎石，高等教育出版社。参考书《DigitalDesignandComputerArchitecture》，DavidHarrisSarahHarris，机械工业出版社；《Verilog数字系统设计教程》（第四版），夏宇闻，北京航空航天大学出版社。

  六、教学过程设计（总计16学时，围绕一个核心项目展开）

  核心项目：“智能储物柜控制逻辑设计与实现”。项目要求：设计一个具有8个储物格的智能储物柜控制系统。用户通过键盘输入4位密码（0-9）和储物格编号（1-8）。系统验证密码正确后，驱动对应储物格的电磁锁打开，并有状态指示灯显示。包含管理员重置密码、错误报警等功能。项目分解为三个子任务，分别对应组合逻辑、时序逻辑和系统集成。

  （一）第一阶段：组合逻辑电路设计与实现（4学时）

  1.项目导入与问题抽象（0.5学时）

    教师活动：展示智能储物柜实物或演示视频，提出核心功能需求。引导学生将“密码比对”和“格号选择”两个功能抽象为逻辑问题。提问：“密码是否正确”这一判断，输入是什么（输入的4位密码vs.存储的4位密码）？输出是什么（1位，对/错）？这属于哪类逻辑电路？

    学生活动：观察、讨论，明确“密码比对”可视为多位二进制数的相等比较，输出一个逻辑值。“格号选择”是将一个3位的二进制编码（代表格号）转换为8个输出线中某一位有效。

    设计意图：从真实应用场景出发，激发学习兴趣，训练将工程需求转化为逻辑问题的抽象能力。

  2.理论精讲：比较器与译码器（1学时）

    教师活动：系统讲解4位数值比较器（如7485）的功能表、级联方法。深入剖析3线-8线译码器（如74138）的工作原理，重点讲解使能端的作用及其在地址译码中的广泛应用。对比门电路构建与MSI芯片实现的差异，强调MSI在可靠性、集成度上的优势。

    学生活动：跟随讲解，绘制比较器和译码器的逻辑符号，理解其真值表，完成课堂快速练习：用两片7485构成8位比较器；用74138和门电路实现特定逻辑函数。

    设计意图：夯实组合逻辑MSI器件的核心知识，为项目子任务提供直接的理论武器。

  3.实践任务：密码比对与格号选择电路仿真（1.5学时）

    任务：使用Multisim软件，搭建电路。假设预设密码为“1001”（十进制9）。用开关组模拟4位密码输入，用另一组开关模拟3位格号输入。使用比较器输出控制一个LED（密码正确则亮），使用译码器输出控制8个LED中的某一个亮。

    教师活动：巡回指导，重点关注学生是否正确连接级联信号、使能端是否妥善处理。引导学生观察当输入变化时，输出是否存在毛刺（竞争冒险初步现象）。

    学生活动：两人一组，在仿真软件中搭建并调试电路。记录正确和错误输入下的输出现象。尝试改变预设密码，验证电路通用性。

    设计意图：将理论知识立即应用于解决项目子问题，通过仿真验证加深理解，并初步感知非理想逻辑现象。

  4.难点深化：竞争冒险及其消除（1学时）

    教师活动：基于学生在仿真中可能观察到的毛刺，引出竞争冒险概念。详细分析产生原因（信号传输路径延时不同）。演示消除方法：增加选通脉冲、修改逻辑设计、接入滤波电容，重点讲解增加冗余项（卡诺图法）。通过仿真对比消除前后的波形。

    学生活动：分析自己电路中可能存在的竞争冒险风险点，在教师指导下，尝试通过修改设计（如增加冗余门）来消除毛刺，并重新仿真验证。

    设计意图：将实践中遇到的问题理论化、系统化，学习应对工程中实际问题的关键方法，培养严谨的设计习惯。

  （二）第二阶段：时序逻辑与有限状态机（6学时）

  1.情境演进与状态引入（1学时）

    教师活动：提出项目新需求：储物柜操作需要流程控制。例如，从“待机”状态，用户“按下确认键”后进入“输入密码”状态，密码“验证正确”进入“选择格号”状态，最终“开锁”后返回“待机”。提问：这个流程中，系统的“记忆”是什么？如何用我们学过的器件实现“记忆”？

    学生活动：讨论得出，系统需要记住当前处于哪个步骤，这需要“状态”。触发器等具有记忆功能的元件可以用来表示状态。

    设计意图：自然引出时序逻辑和状态机的必要性，建立状态的概念。

  2.理论精讲：触发器与同步时序电路分析（2学时）

    教师活动：深入讲解D触发器的边沿触发特性，强调其作为状态存储核心单元的地位。系统传授同步时序电路的分析“五步法”：写出驱动方程、输出方程、状态方程，列出状态表，画出状态图和时序波形。以一个具体的3位二进制同步计数器为例，完整演示分析过程。

    学生活动：跟随教师步骤，同步分析示例电路。完成课后分析练习，如分析一个JK触发器构成的扭环形计数器。

    设计意图：掌握时序电路分析的标准化方法，这是进行设计的基础。

  3.核心突破：有限状态机（FSM）设计（2学时）

    教师活动：这是本课程最核心的难点。采用“总-分-总”方式讲解。首先，总体介绍Moore型和Mealy型状态机的模型差异（输出是否与输入直接相关）。然后，以一个简化的“储物柜密码验证状态机”（仅3个状态：S0待机，S1验证中，S2开锁/错误）为例，详细演示设计步骤：建立原始状态图→状态化简（本例已最简）→状态分配（二进制编码）→选择触发器（D触发器）→求激励方程和输出方程→画出逻辑图。同时，用VHDL行为描述方式写出同一状态机代码，进行对比。

    学生活动：在教师引导下，同步完成该简化状态机的设计练习。重点练习从状态图到状态表的转换，以及利用卡诺图求解激励方程。对比理解图形化设计与HDL描述的对应关系。

    设计意图：通过一个简化但完整案例，手把手教会学生状态机设计的基本流程，打通从思维到实现的关键路径。

  4.实践任务：储物柜控制状态机的HDL描述与仿真（1学时）

    任务：使用QuartusPrime软件，用VHDL语言描述上述简化版（或稍复杂版）的储物柜控制状态机。编写测试平台（Testbench），进行行为仿真，验证状态转移的正确性。

    教师活动：提供代码框架和关键提示（如状态定义用枚举类型，主进程用同步时钟边沿触发）。指导学生编写测试激励，观察仿真波形中的状态信号和输出信号。

    学生活动：独立或结对完成HDL代码输入、编译、仿真。调试直至功能正确。保存仿真波形图作为报告材料。

    设计意图：将刚学会的状态机设计方法，用现代工程语言进行描述和验证，巩固“描述即设计”的理念，熟悉FPGA设计前端流程。

  （三）第三阶段：系统集成、实现与拓展（6学时）

  1.系统分解与模块化设计（1学时）

    教师活动：引导学生将完整的智能储物柜系统分解为多个模块：输入消抖模块（处理按键）、密码存储与比较模块、控制状态机模块、译码与显示驱动模块、输出控制模块。讲解模块化设计思想和层次化设计方法。介绍使用VHDL的结构描述方式或原理图顶层连接方式进行系统集成。

    学生活动：以小组为单位，绘制系统顶层结构框图，明确各模块接口（输入、输出、控制信号）。讨论各模块已实现部分和待实现部分。

    设计意图：培养学生面对复杂系统的分解与集成能力，建立系统级工程观。

  2.关键模块深化：按键消抖与时钟分频（1学时）

    教师活动：讲解机械按键的抖动现象及其对同步电路的危害。演示两种消抖方案：硬件RC滤波和软件状态机消抖（重点）。讲解如何通过计数器实现时钟分频，为不同模块提供合适频率的时钟。

    学生活动：设计一个20ms延时检测的软件消抖状态机，并用VHDL描述。设计一个将50MHz主时钟分频为1Hz（用于指示灯闪烁）和100Hz（用于按键采样）的分频器。

    设计意图：解决实际硬件交互中的典型问题，提升设计的实用性和鲁棒性。

  3.系统集成与FPGA实现（2学时）

    任务：在QuartusPrime中，将各模块代码或符号进行连接，完成顶层设计。为工程分配FPGA引脚（连接至开发板上的按键、开关、LED、数码管）。进行全编译，包括综合、布局布线。

    教师活动：指导学生理解编译报告，特别是资源利用率（逻辑单元、寄存器数量）和时序分析报告（是否满足建立/保持时间）。讲解引脚分配约束文件（.qsf或.xdc）的编写方法。

    学生活动：完成系统集成、引脚分配和全编译。配置文件（.sof）到FPGA开发板。进行实物功能测试：按预定流程操作按键和开关，观察LED和数码管显示是否符合设计要求。

    设计意图：完成从虚拟设计到物理实现的“最后一公里”，体验完整的数字系统开发流程，获得强烈的工程成就感。

  4.调试、优化与项目答辩（2学时）

    调试环节：学生测试中必然会遇到问题。教师引导学生制定调试策略：首先确认输入是否有效（消抖是否成功）？然后利用SignalTapII嵌入式逻辑分析仪或简单LED“探针”，观测内部关键信号（如状态机状态码、比较器输出）是否按预期变化。针对问题，回溯检查代码或约束。

    优化环节：引导学生阅读编译报告，思考如何优化设计。例如，状态编码能否改用One-hot编码以优化速度？是否存在可复用的子模块以节省面积？

    项目答辩：各小组展示最终作品，演示功能，汇报设计思路、遇到的问题及解决方案、优化点等。接受教师和其他小组的提问。

    设计意图：培养至关重要的系统调试能力和工程优化意识。通过答辩，锻炼技术表达与沟通能力，实现知识、能力、素养的综合升华。

  七、教学评价与反思

  本课程采用多元化、过程性评价与终结性评价相结合的方式，全面对标工程教育认证的毕业要求。

  1.过程性评价（占总评50%）：

    (1)课堂表现与练习（10%）：包括提问回答、随堂练习完成情况、课堂讨论参与度。

    (2)实验报告与仿真作业（20%）：评估实验步骤的规范性、数据分析的准确性、问题讨论的深度以及报告撰写的质量。

    (3)核心项目完成度与答辩（20%）：依据项目功能实现完整性、代码/设计规范性、调试报告、团队合作及答辩表现进行评分。

  2.终结性评价（占总评50%）：

    期末考试采用闭卷笔试形式，但题型聚焦于考核分析、设计与应用能力。减少单纯记忆性题目，增加综合应用题，如：给出一段有缺陷的HDL代码，要求分析功能、指出潜在问题（如组合逻辑环路、异步复位风