【MOOC】《数字电路分析与设计实验》(浙江大学)章节期末中国大学慕课答案

第一讲认识数字电路第一讲单元测验1.单选题：集成电路型号“SN74LS00N”与“DM74LS00N”的区别在于

选项：

A、生产厂家不同

B、功能不同

C、封装形式不同

D、TTL与CMOS的区别

答案：【生产厂家不同】2.单选题：若“非”门由74LS00与非门改接而成，则多余输入端接法错误的是

选项：

A、与输入端并联

B、接电源

C、接地

D、悬空

答案：【接地】3.单选题：示波器使用时，如果被观察信号为含有直流分量的正弦波，应当选择什么耦合方式？

选项：

A、直流

B、交流

C、接地

D、直流耦合或者交流耦合都可以

答案：【直流】4.单选题：TTL系列数字集成电路的供电电源可选择

选项：

A、+5V

B、+-5V

C、+12V

D、+-12V

答案：【+5V】5.单选题：波形的上升时间定义为

选项：

A、从0到稳态值的70.7%所需的时间

B、从稳态值的10%上升到稳态值90%所需的时间

C、从0到稳态值所需的时间

D、从0到稳态值的70.7%所需的时间

E、从0上升到稳态值90%所需的时间

答案：【从稳态值的10%上升到稳态值90%所需的时间】6.单选题：双通道示波器在同时观察两路信号时，下列说法正确的是：

选项：

A、双通道示波器观察的是电位差，两个探头的接地端都必须可靠连接。

B、由于两个探头的接地端都和示波器内部的参考电位相连，故无需再和测量信号的参考电位连接。

C、由于两个探头的接地端都和示波器内部的参考电位相连，故只需将其中一个探头的参考端与被测信号的参考电位相连接即可。

D、示波器的两个测量通道是彼此独立的，因此可以测量任意两路电压信号。

答案：【由于两个探头的接地端都和示波器内部的参考电位相连，故只需将其中一个探头的参考端与被测信号的参考电位相连接即可。】7.单选题：用带宽100MHZ的示波器，将垂直偏转因素置于100Mv/div,测量输出为1V峰峰的100MHZ稳幅正玄信号源的波形，其荧光屏上的垂直高度应显示为（    ）V;如果信号源的波形输出幅度为0.1V有效值，则示波器屏幕垂直高度显示（   ）div。（注：示波器与信号源均为匹配状态）某带宽为100MHz的示波器，垂直通道灵敏度为100mv/div，当测量1V峰峰值的100MHz标准正弦波时，示波器上的垂直高度应显示为？

选项：

A、1.4V

B、1V

C、0.7V

D、0.5V

答案：【0.7V】第二讲EDA设计入门第二讲单元测验1.单选题：用Quartus软件进行设计时，新建项目的后缀名是

选项：

A、.vwf

B、.bdf

C、.qpf

D、.vhd

答案：【.qpf】2.单选题：用Quartus软件进行设计时，波形分析文件的后缀名是

选项：

A、.sch

B、.qpf

C、.bdf

D、.vwf

答案：【.vwf】3.单选题：用Quartus软件进行设计时，新建原理图文件的后缀名是

选项：

A、.vhd

B、.qpf

C、.bdf

D、.sch

答案：【.bdf】4.单选题：用Quartus软件进行设计时，新建VHDL文件的后缀名是

选项：

A、.vhd

B、.qpf

C、.bdf

D、.vwf

答案：【.vhd】5.单选题：关于VHDL标识符的表述正确的是

选项：

A、vhd

B、1qpf

C、b-df

D、v_wf

答案：【v_wf】第三讲组合逻辑电路——全加器第三讲单元测验1.单选题：用Quartus软件进行设计时，可下载到FPGA器件的后缀名是

选项：

A、.sof

B、.qpf

C、.bdf

D、.vwf

答案：【.sof】2.单选题：已知下述语句在完整的程序中，语法上正确的是

选项：

A、LIBRARYieee；

B、USEieee.std-logic-1164.ALL;

C、USEieee.std_logic_1164.ALL，

D、result＜=0&a+b+c;

答案：【LIBRARYieee；】3.单选题：用Quartus软件进行设计时，用原理图文件设计下述描述正确的是

选项：

A、原理图文件名可与原理图内器件名相同

B、一位二进制的端口用BUS连接

C、端口名字不可以与器件是根据名字相同

D、原理图修改保存后必须重新编译

答案：【原理图修改保存后必须重新编译】4.单选题：对于DE10-Lite开发板上FPGA芯片的描述正确的是

选项：

A、对于该芯片在Quartus(QuartusPrime17.1)LiteEdition软件平台上可以实现时序仿真

B、芯片的型号为10M50DAF484CIG

C、芯片的型号为10M08DAF484CIG

D、Unusedpins最好选择Asinputtri_stated

答案：【Unusedpins最好选择Asinputtri_stated】5.单选题：测试全加器电路功能时，输入端信号应使用实验箱上的

选项：

A、数据开关

B、逻辑开关

C、发光二极管

D、三态逻辑指示

答案：【数据开关】6.单选题：当电路调试出现故障时，常使用（）逐级查找故障点

选项：

A、三态逻辑指示

B、逻辑开关

C、数据开关

D、1Hz基准频率

答案：【三态逻辑指示】7.单选题：对于完整的一位全加器VHDL程序，描述正确的是

选项：

A、如果port内的管脚定义为STD_LOGIC，则库和程序包可以省略

B、ENTITYadderISPORT(A,B,Ci_1:INSTD_LOGIC;Ci,Si:OUTSTD_LOGIC;);ENDadder;

C、ARCHITECTURE1fxcOFadderISBEGINSi＜=(notAandnotBandCi_1)or(notAandBandnotCi_1)or(AandnotBandnotCi_1)or(AandBandCi_1);Ci＜=(AandB)or(BandCi_1)or(Ci_1andA);END1fxc;

D、实体名和结构体名都必须是标识符

答案：【实体名和结构体名都必须是标识符】8.多选题：在74LS55中，当某组“与”内有部分管脚多余时，应如何处理

选项：

A、接高电平

B、接地

C、悬空

D、与有用端子并联使用

E、接电源

答案：【接高电平;与有用端子并联使用;接电源】第四讲EDA（1）——二进制加法器的设计第四讲单元测验1.单选题：同学设计的VHDL部分源码如下，为了实现8位数奇偶判断电路，试下述功能描述正确的是：Architectureaofxor8aaisSignalz1,z2:std_logic;Componentxor4cPort(a:INSTD_LOGIC_VECTOR(3Downto0);z:outstd_logic);endcomponent;Begin

选项：

A、U1:xor4cPortmap(a3=>a,a2=>b,a1=>c,a0=>d,z=>z1);U2:xor4cPortmap(a3=>e,a2=>f,a1=>g,a0=>h,z=>z2);z＜=z1xorz2;

B、U1:xor4cPortmap(a(3)＜=a,a(2)＜=b,a(1)＜=c,a(0)＜=d,z＜=z1);U2:xor4cPortmap(a(3)＜=e,a(2)＜=f,a(1)＜=g,a(0)＜=h,z＜=z2);z＜=z1xorz2;

C、U1:xor4cPortmap(a,b,c,d,z1);U2:xor4cPortmap(e,f,g,h,z2);z＜=z1xorz2;

D、上述都不准确

答案：【U1:xor4cPortmap(a,b,c,d,z1);U2:xor4cPortmap(e,f,g,h,z2);z＜=z1xorz2;】2.单选题：用Quartus软件进行设计4位串行进位二进制全加器时，下述描述正确的是

选项：

A、底层的一位全加器必须用VHDL描述

B、I/OOnBlock的端口命名和signalsinNode命名不以相同

C、若“a:INSTD_LOGIC_VECTOR(3Downto0);”，在转换为symbol时，必须用OrthogonalBusTool连接

D、4位串行进位二进制全加器只能用二进制输出来仿真显示

答案：【若“a:INSTD_LOGIC_VECTOR(3Downto0);”，在转换为symbol时，必须用OrthogonalBusTool连接】3.单选题：已知下述语句在完整的程序中，语法上正确的是

选项：

A、withtmpSelectC＜='0'when'11','1'whenothers;

B、c＜='0'WHENA='1'ANDB='1'ELSE'1';

C、IFA='1'ANDB='1'THENC＜='0',ELSEC＜='1';ENDIF;

D、上述语句都必须在Process内

答案：【c＜='0'WHENA='1'ANDB='1'ELSE'1';】4.单选题：对于DE10-Lite开发板上数码管的描述正确的是

选项：

A、为共阴数码管

B、6个数码管为动态显示

C、为了是数码管显示0，必须WHEN"0000"=>S＜="0000001";定义

D、上述都不准确

答案：【上述都不准确】第五讲EDA（2）——计数器的设计第五讲单元测验1.单选题：某同学设计的VHDL部分源码如下，试问下述描述正确的是PROCESS(clk,clr,tmp)BEGINIFclr='1'THENtmp＜="0000";ELSIF(clk'EVENTANDclk='1')THENIFena='1'THENIF(tmp="1000")THENtmp＜="0000";ELSEtmp＜=tmp+'1';ENDIF;ENDIF;ENDIF;q＜=tmp;ENDPROCESS;

选项：

A、tmp需定义为signaltmp:STD_LOGIC_VECTOR(3downto0);

B、实现10进制计数

C、clr同步清零

D、ena异步使能

答案：【tmp需定义为signaltmp:STD_LOGIC_VECTOR(3downto0);】2.单选题：某同学设计的VHDL部分源码如下，试问下述描述正确的是【b】P1:process(clk_in)variablecnt:naturalrange0to19;beginifrising_edge(clk_in)thenifcnt=div_numthencnt:=0;elsifcnt＜=div_num/2thenclk_out＜='0';cnt:=cnt+1;elseclk_out＜='1';cnt:=cnt+1;endif;endif;endprocessP1;

选项：

A、以上都不准确

B、实现10分频功能

C、div_num在port内定义为in

D、rising_edge(clk_in)表示下边沿

答案：【div_num在port内定义为in】3.单选题：下述描述不正确的是

选项：

A、常量是全局量，是在设计描述中保持某一规定类型的特定值不变的量

B、信号用“＜=”赋值，而变量用“:=”赋值。

C、变量是一个实际信号

D、信号是一种全局量，它主要用于实体、结构体或程序包之间的信息交流

答案：【变量是一个实际信号】4.单选题：针对该程序下述描述正确的是PROCESS(clk,rst)BEGINIF(rst='0')THENq＜="0000";ELSIF(clk'eventANDclk='1')THENq＜=q-1;ENDIF;ENDPROCESS;

选项：

A、上述都不准确

B、clk'eventANDclk='1'表示下降沿

C、clk上升沿计数加1

D、rst为0时实现异步清零

答案：【rst为0时实现异步清零】第六讲触发器的应用第六讲单元测验1.单选题：针对该程序段下述描述正确的是ARCHITECTUREBehavioralOFD_VHDLISsignalTMP:STD_LOGIC;BEGINPROCESS(clr,ena,clk,d_in)BEGINIFclr='0'THENTMP＜='0';ELSIFena='0'THENTMP＜='1';ELSIF(clk'EVENTANDclk='1')THENTMP＜=d_in;ENDIF;ENDPROCESS;q＜=TMP;nq＜=notTMP;ENDBehavioral;

选项：

A、上述都不对

B、同步清零异步使能

C、异步清零同步使能

D、用进程描述具有清零功能、上升沿触发的D触发器

答案：【用进程描述具有清零功能、上升沿触发的D触发器】2.单选题：下列哪条语句必须在process内部

选项：

A、q＜=c+d；

B、CASEdinISWHEN"00"=>dout＜="00";WHEN"01"=>dout＜="01";WHEN"10"=>dout＜="01";WHEN"11"=>dout＜="10";ENDCASE;

C、WITHsSELECTy＜=a0WHEN“00”,alWHEN“01”,a2WHEN“10”,a3WHENOTHERS;

D、y＜=a0WHENs=“00”ELSEa1WHENs=“01”ELSEa2WHENs=“10”ELSEa3;

答案：【CASEdinISWHEN"00"=>dout＜="00";WHEN"01"=>dout＜="01";WHEN"10"=>dout＜="01";WHEN"11"=>dout＜="10";ENDCASE;】3.单选题：图中所示的波形，是电路图（）的工作波形

选项：

A、图中

B、图中

C、图中

D、图中

答案：【图中】4.单选题：图中所示的波形，是电路图（）的工作波形

选项：

A、图中

B、图中

C、图中

D、图中

答案：【图中】5.单选题：针对该程序段下述描述正确的是architectureBehavioralofclk1hzisconstantm:integer:=3;signaltmp:std_logic;beginprocess(clk,tmp)variablecout:integer:=0;beginifrising_edge(clk)thencout:=cout+1;ifcout＜=mthentmp＜='0';elsifcout＜m*2thentmp＜='1';elsecout:=0;endif;endif;endprocess;clock1hz＜=tmp;endBehavioral;

选项：

A、变量值可以传递给信号，而信号值不能传递给变量

B、该程序段实现3分频功能

C、variablecout:integer:=0;可以在任何地方定义

D、constantm:integer:=3只能在结构体中定义

答案：【变量值可以传递给信号，而信号值不能传递给变量】6.单选题：74107JK型触发器的触发方式是

选项：

A、高电平触发

B、低电平触发

C、上升沿触发

D、下降沿触发

答案：【下降沿触发】7.单选题：7474D型触发器的清零方式是

选项：

A、高电平清零

B、低电平清零

C、上升沿清零

D、下降沿清零

答案：【低电平清零】8.单选题：74LS107在实验中未用到K端和端时

选项：

A、K端和端都应该悬空

B、K端最好接电源，端可以悬空

C、K端可以悬空，端最好接电源

D、K端和端都不能悬空

答案：【K端可以悬空，端最好接电源】第七讲时序逻辑电路的设计第七讲单元测验1.单选题：三相脉冲实验中，每相的导通角是

选项：

A、

B、

C、

D、

答案：【】2.单选题：三相脉冲实验中当出现000和111状态时，为了将置成100有效状态，则下列哪个描述是正确的

选项：

A、,

B、,

C、,

D、,

答案：【,】3.单选题：设计一个6进制计数器，需要几片74LS74？

选项：

A、1

B、2

C、3

D、4

答案：【2】4.单选题：设计一个12进制计数器，需要几片74LS107？

选项：

A、1

B、2

C、3

D、4

答案：【2】第八讲中规模集成计数器第八讲单元测验1.单选题：74161计数器的控制(CTT、CTP)端的描述正确的是

选项：

A、同步控制

B、异步控制

C、低电平时计数保持

D、以上都不对

答案：【低电平时计数保持】2.单选题：用74LS161连接10进制计数器时，多余输入端

选项：

A、只能接电源或高电平

B、只能接地

C、可以悬空

D、以上都不对

答案：【可以悬空】3.单选题：74161计数器的清零方式是

选项：

A、同步

B、异步

C、可自定义为同步或异步

D、以上都不对

答案：【异步】4.单选题：74161计数器的置数方式是

选项：

A、同步

B、异步

C、可自定义为同步或异步

D、以上都不对

答案：【同步】期末考试客观题1.单选题：示波器使用时，为了观察直流电压上的纹波，应当选择什么耦合方式？

选项：

A、AC

B、DC

C、AC或者DC

D、接地

答案：【AC】2.单选题：若“非”门由74LS00与非门改接而成，则多余输入端接法错误的是

选项：

A、与输入端并联

B、接电源

C、接地

D、悬空

答案：【接地】3.单选题：对于DE10-Lite开发板上FPGA芯片的描述正确的是

选项：

A、对于该芯片在Quartus(QuartusPrime17.1)LiteEdition软件平台上可以实现时序仿真

B、芯片的型号为10M50DAF484CIG

C、芯片的型号为10M08DAF484CIG

D、Unusedpins最好选择Asinputtri_stated

答案：【Unusedpins最好选择Asinputtri_stated】4.单选题：下述描述正确的是

选项：

A、a:=b+c；说明是变量赋值可以在process外

B、a＜=b+c；说明是信号赋值只能在process外

C、有时钟信号clk，则clk’eventANDclk=’1’表示时钟的上升沿

D、上述都不准确

答案：【有时钟信号clk，则clk’eventANDclk=’1’表示时钟的上升沿】5.单选题：若K=0时Z=A,K=1时Z=B，下列哪个语法描述有误

选项：

A、processbeginifK='0'thenZ＜=A;elseZ＜=B;endif;endprocess;

B、WithKselectZ＜=Awhen'0',Bwhen'1','X'whenothers;

C、Z＜=AwhenK='0'elseBwhenK='1';

D、Z＜=(notKandA)or(KandB)；

答案：【processbeginifK='0'thenZ＜=A;elseZ＜=B;endif;endprocess;】6.单选题：74107JK型触发器的清零方式是

选项：

A、高电平清零

B、低电平清零

C、上升沿清零

D、下降沿清零

答案：【低电平清零】7.单选题：用Quartus软件进行设计时，新建VHDL文件的后缀名是

选项：

A、.vhd

B、.qpf

C、.bdf

D、.vwf

答案：【.vhd】8.单选题：关于VHDL标识符的表述正确的是

选项：

A、abc_

B、a_b_c

C、2_p

D、c.p

答案：【a_b_c】9.单选题：在74LS55中，当某组“与”不用时，多余管脚应如何处理

选项：

A、接高电平

B、接地

C、悬空

D、与有用端子并联

答案：【接地】10.单选题：测试全加器电路功能时，输出端应接至实验箱上的

选项：

A、数据开关

B、逻辑开关

C、发光二极管

D、1Hz基准频率

答案：【发光二极管】11.单选题：基于EDA软件的CPLD/FPGA设计流程，以下哪一个是正确的？

选项：

A、原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试

B、原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试

C、原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试

D、原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试

答案：【原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试】12.单选题：仅由一片74LS55与或非门实现逻辑函数的是

选项：

A、

B、

C、

D、以上都可以

答案：【以上都可以】13.单选题：74161计数器的进位数据(CO)端的描述正确的是

选项：

A、以上都不对

B、平时输出都是高电平

C、输出1111的时候CO为低电平输出

D、不用到时需接高电平

答案：【以上都不对】14.单选题：检验74LS55与或非门的管脚(1)功能时，以下处理方法不正确的是:（参考74LS55的引脚图）

选项：

A、管脚(10)~管脚(13)的处理方法应该是接高电平

B、管脚(2)、管脚(3)、管脚(4)的处理方法应该是接高电平

C、管脚(10)~管脚(13)的处理方法应该是接地电平

D、脚(2)、管脚(3)、管脚(4)的处理方法可以悬空

答案：【管脚(10)~管脚(13)的处理方法应该是接高电平】15.单选题：为了观察CH1通道的输入信号波形，应如何选择触发源？

选项：

A、CH1

B、CH2

C、CH1或者CH2

D、外触发

答案：【CH1】16.单选题：7474D型触发器的置数方式是

选项：

A、高电平置数

B、低电平置数

C、上升沿置数

D、下降沿置数

答案：【低电平置数】17.单选题：7474D型触发器的触发方式是

选项：

A、高电平触发

B、低电平触发

C、上升沿触发

D、下降沿触发

答案：【上升沿触发】18.单选题：下述描述正确的是

选项：

A、falling_edge(clock1hz)表示上升沿

B、rising_edge(clock1hz)表示上升沿

C、CLK'eventandCLK='0'表示上升沿

D、CLK'eventandCLK='1'表示下降沿

答案：【rising_edge(clock1hz)表示上升沿】19.单选题：某同学设计的VHDL部分源码如下，试问下述描述正确的是----------------------------------------------------------------------------signaliCNT:STD_LOGIC_VECTOR(2downto0):="000";------------------------------------------------------------------------process(CLK)beginif(CLK'eventandCLK='1')theniCNT＜=iCNT+1;endif;endprocess;-----------------------------------------------------------------

选项：

A、上述都不准确

B、实现iCNT三位二进制加计数

C、CLK'eventandCLK='1'产生下降沿

D、本程序段没有else有错误

答案：【实现iCNT三位二进制加计数】20.单选题：分析电路图，图中，下列四组工作波形中正确的是：

选项：

A、

B、

C、

D、

答案：【】21.单选题：分析电路图，图中，下列四组工作波形中正确的是：

选项：

A、

B、

C、

D、

答案：【】22.多选题：下列进程，正确的有

选项：

A、process(clk,rst)beginif(rst='0')thenLED_STATE_COUNT＜=(others=>'0');Elsif(rising_edge(clk))thenLED_STATE_COUNT＜=(others=>'0')when(LED_STATE_COUNT=9)else(LED_STATE_COUNT+1);endif;endprocess;

B、process(clk,rst)beginif(rst='0')thenLED_STATE_COUNT＜=(others=>'0');elsif(rising_edge(clk))thenif(LED_STATE_COUNT=9)thenLED_STATE_COUNT＜=(others=>'0');elseLED_STATE_COUNT＜=LED_STATE_COUNT+1;endif;endif;endprocess;

C、PROCESS(clk,clr)BEGINIFclr='1'THENtmps＜="0000";ELSIF(clk'EVENTANDclk='1')THENIFX='0'THENIF(tmps="0110")THENtmps＜="0000";ELSEtmps＜=tmps+'1';endif;ELSIFX='1'thenIF(tmps="1110")THENtmps＜="0000";ELSEtmps＜=tmps+'1';ENDIF;ENDIF;ENDIF;q＜=tmps;ENDPROCESS;

D、PROCESS(clk,clr,Qx)BEGINIFclr='1'THENtmps＜="0000";ELSIF(clk'EVENTANDclk='1')THENIF(Qx='0')THENIF(tmps="0110")THENQx＜=x;tmps＜="0000";ELSEtmps＜=tmps+'1';endif;ELSIF(Qx='1')THENIF(tmps="1110")THENQx＜=x;tmps＜="0000";ELSEtmps＜=tmps+'1';ENDIF;ENDIF;ENDIF;q＜=tmps;ENDPROCESS;

答案：【process(clk,rst)beginif(rst='0')thenLED_STATE_COUNT＜=(others=>'0');elsif(rising_edge(clk))thenif(LED_STATE_COUNT=9)thenLED_STATE_COUNT＜=(others=>'0');elseLED_STATE_COUNT＜=LED_STATE_COUNT+1;endif;endif;endprocess;;PROCESS(clk,clr)BEGINIFclr='1'THENtmps＜="0000";ELSIF(clk'EVENTANDclk='1')THENIFX='0'THENIF(tmps="0110")THENtmps＜="0000";ELSEtmps＜=tmps+'1';endif;ELSIF