CN116210084B 半导体结构及其形成方法 （中芯北方集成电路制造(北京)有限公司）

2023.03.07PCT/CN2020/1372092020.12.17WO2022/126488ZH2022.06.23域(100M)的多晶硅栅极层(200)包括底部栅极层(210)和凸出于底部栅极层(210)的顶部栅极层(220)，顶部栅极层(220)与底部栅极层(210)围挡层(240)；在多晶硅栅极层(200)侧部的基底(100)上形成层间介质层(320)；去除第二区域(100L)的多晶硅栅极层(200)形成栅极开口(330)；在栅极开口(330)中形成金属栅极层有凹槽(230)，使得顶部栅极层(220)的线宽尺寸、顶面面积以及与相邻顶部栅极层(220)之间间距较小，而且，研磨阻挡层(240)位于凹槽(230)的侧壁，能够在平坦化处理过程中起到研晶硅栅极层2基底，包括用于形成第一器件的第一区域和用于形成第二器件的第多晶硅栅极层，位于所述第一区域的基底上，所所述半导体结构还包括：源漏掺杂区，位于所述多晶硅栅极层两侧的第所述源漏硅化物层和所述栅极硅化物层的材提供基底，包括用于形成第一器件的第一区域和用于形成第二器件在所述第一区域和第二区域的基底上形成分立的多晶硅栅极层，3在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层在所述凹槽底部和侧壁的多晶硅栅极材料层中掺杂导电离子在所述凹槽底部和侧壁的多晶硅栅极材料层中掺杂导电离4形成所述栅极硅化物层的步骤包括：形成覆盖所述金属栅极层的保护其中，在形成所述源漏硅化物层的步骤中，在所述凹槽底部的所述半导体结构的形成方法还包括：在形成所述多晶硅栅极层第一区域的栅介质层的厚度大于所述第二区域的栅介质层5的驱动输出单元，以及具有在数伏以下的电源电压下可以使用的漏极耐压能力差的低压6中多晶硅栅极层产生的顶面凹陷(dishing)问题；此外，所述半导体结构还包括研磨阻挡[0011]图4至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意[0012]图20至图25是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示[0016]继续参考图1，在所述第一区域10M和第二区域10L的基底10上形成分立的多晶硅述第一区域10M的栅介质层32的厚度大于所述第二区域10L的栅介质层32的介质层35露出所述第二区域10L的多晶硅栅7二区域10L的多晶硅栅极层34顶面的介质材料层，剩余介质材料层用于作为所述层间介质[0021]由于第一器件的沟道长度大于所述第二器件的沟道长度，和第二区域10L的多晶的工作电压大于第二器件的工作电压，所述第一区域10M的栅介质层32的厚度相应大于所本发明的具体实施例做详细的说明。图4至图19是本发明半导体结构的形成方法一实施例8器件。作为示例，第一区域100M包括第一子区域100MN和第二子区域100MP，第一子区域述隔离结构101还形成于第一子区域100MN和第二子区域100MP的交界处的基底1[0034]结合参考图4至图9，在所述第一区域100M和第二区域100L的基底100上形成分立的多晶硅栅极层200(如图8所示)，所述第一区域100M的多晶硅栅极层200包括底部栅极层[0035]所述第一区域100M的多晶硅栅极层200用于作为第一器件的器件栅极结构，从而控制第一器件的沟道的开启或关断。所述第二区域100L的多晶硅栅极层200用于为后续形善第一区域100M的多晶硅栅极层200的顶面凹陷问题，使得第一区域100M的多晶硅栅极层9穿的概率较高，即所述凹槽230容易贯穿整个多晶硅栅极层200，从而容易影响第一区域[0044]为方便示意和说明，在图9中仅示意出顶部栅极层220和底部栅极层210以及所述述多晶硅栅极材料层110，形成分立于第一区域100M和第二区域100L的所述多晶硅栅极层间介质层以及形成金属栅极层的平坦化处理过程中，所述研磨阻挡层240能够起到研磨阻[0047]为此，所述研磨阻挡层240选用硬度和致密度较高的材料，从而保证研磨阻挡层的厚度大于所述第二区域100L的栅介质层[0051]本实施例中，所述第一区域100M的栅介质层260的厚度大于所述第二区域100L的[0052]所述第一区域100M的栅介质层260用于电隔离所述多晶硅栅极层200与第一器件的沟道；所述第二区域100L的栅介质层260用于电隔离后续的金属栅极层与第二器件的沟[0053]所述第一区域100M的栅介质层260的厚度大于所述第二区域100L的栅介质层260[0054]本实施例中，所述第一区域100M的栅介质层260包括栅氧化层11和位于所述栅氧硅栅极层200的过程中，金属阻挡层260作为刻蚀停止层，从而减小栅介质层260受损的概[0057]所述金属阻挡层270的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或述金属阻挡层270对金属栅极层中的易扩散离子的阻二区域100L的基底100上的界面缓冲材料层130；在所述栅氧化材料层120和界面缓冲材料层130上形成高k栅介质材料层140，以及位于所述栅介质材料层140上的金属阻挡材料层[0061]栅氧化材料层120用于形成栅氧化层；高k栅介质材料层140用于形成高k栅介质[0066]掩膜层160用于作为刻蚀多晶硅栅极材料层110以形成凹槽的掩膜。掩膜开口165110。各向异性的刻蚀工艺具有各向异性刻蚀的特性，即纵向刻蚀速率远大于横向刻蚀速所述凹槽230之后，且在去除用于定义凹槽230位置和形状的掩膜层160之前，在所述凹槽230底部和侧壁的多晶硅栅极材料层110中掺杂导电离[0070]通过在所述凹槽230底部和侧壁的多晶硅栅极材料层110中掺杂导电离子235，从而使得第一区域100M的多晶硅栅极层中掺杂有所述导电离子235，有利于降低所述第一区离子235能够经所述凹槽230的底部和侧壁被注入至多晶硅栅极材料层110中，增加导电离将导电离子235注入到凹槽230底部和侧壁的多晶硅栅极材料层110中，相应难以保证顶部入能量过大，则所述导电离子235容易经由凹槽230底部被注入至多晶硅栅极材料层110下部的多晶硅栅极材料层110中，进而提高导电离子235在多晶硅栅极层中的掺杂分布均一栅极掩膜材料层170，并将位于所述凹槽230侧壁的栅极掩膜材料层170用于作为所述研磨栅极材料层110的掩膜，同时通过将位于凹槽230侧壁的栅极掩膜材料层170作为研磨阻挡有利于提高研磨阻挡层240在凹槽230侧壁的覆盖能力、以及研磨阻挡层240的致密度和硬分顶部、以及位于所述第二区域100L的多晶硅栅极材料层110部分顶部的栅极掩膜材料层170，用于作为栅极掩膜层175；以所述栅极掩膜层175为掩膜，图形化多晶硅栅极材料层述第二区域100L的栅介质层260由高k栅介质层12和界面缓冲层13构成。所述栅介质层260和位于所述栅介质层260上的金属阻挡层270构成叠层结步降低对所述第一区域100M多晶硅栅极层200顶面造成过研磨的概率，从而进一步改善多述第一氧化硅层侧壁的氮化硅层以及位于所述氮化硅层上的第二漏掺杂处理包括：在所述基底100上形成遮挡层290，所述遮挡层290还覆盖所述第一区域层200两侧的遮挡层290中形成有贯穿遮挡层290的掺杂开口295；对所述掺杂开口295露出从而分别在第一子区域100MN的多晶硅栅极层200两侧的基底100内、以及第二区域100L的多晶硅栅极层200两侧的基底100内形成源漏掺杂区300。具体步骤可参考在第一子区域极层200下方的栅介质层260和基底10[0106]后续在源漏掺杂区300顶部上形成源漏接触插塞，通过形成所述源漏硅化物层[0108]还需要说明的是，在形成所述源漏掺杂区300之后，且在形成所述源漏硅化物层[0109]在实际工艺中，还可以在所述顶部栅极层220的顶部上形成硅化物阻挡层315(如[0110]因此，所述顶部栅极层220的顶部上形成有栅极掩膜层175和所述硅化物阻挡层保留位于所述多晶硅栅极层200侧部基底100上的剩余所述介质材料层用于作为层间介质到研磨阻挡的作用，从而提高对第一区域100M的多晶硅栅极层200顶面凹陷问题的改善效极层200顶部的栅极掩膜层175、以及高于多晶硅栅极层200顶部的侧墙280和研磨阻挡层[0118]本实施例中，所述第一区域100M的栅介质层260的厚度大于所述第二区域100L的100L的多晶硅栅极层200。本实施例中，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两[0124]所述第二区域100L中的高k栅介质层12、金属阻挡层270和金属栅极层340用于构所述高k介质层12用于隔离金属栅极层340与金属栅极材料层进行平坦化处理，保留位于所述栅极开口中330的剩余金属栅极材料层用坦化工艺。顶面面积以及与相邻顶部栅极层220之间间距较小，且位于凹槽230侧壁的研磨阻挡层240[0131]后续步骤还包括：在顶部栅极层220的顶面上形成栅极接触插塞，栅极硅化物层[0133]本实施例中，形成所述栅极硅化物层350的步骤包括：形成覆盖所述金属栅极层施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在[0139]参考图20和图21，在第一区域400M和第二区域400L的基底401上形成分立的多晶硅栅极层400，所述第一区域400M的多晶硅栅极层400包括底部栅极层410和凸出于所述底部栅极层410的顶部栅极层420，顶部栅极层420与所述底部栅极层410围成凹槽430，凹槽在所述凹槽430底部的底部栅极层410顶面上形成栅极硅化物层，且与底部栅极层410相接400的端部且沿第一方向延伸的凹槽430位于隔离结构405的上方，从而后续第一栅极接触和顶部栅极层420的顶部上还形成有栅极掩膜层450。栅极掩膜层450用于作为图形化多晶硅栅极材料层以形成多晶硅栅极层400的刻[0146]暴露出所述凹槽430底部的底部栅极层410，从而后续能够在凹槽430底部的底部包括：在所述多晶硅栅极层400两侧的基底401中形成源漏掺杂区460；在所述源漏掺杂区[0155]同时在源漏掺杂区460顶部形成源漏接触插塞，通过形成所述金属层与源漏掺杂区460和底部栅极层410的材料发生反应，从而将位于源漏掺杂区460层400，在层间介质层495中形成栅极开口(图未示)；在所述栅极开口中形成金属栅极层晶硅栅极层200，位于第一区域100M的基底100上，所述多晶硅栅极层200包括底部栅极层210和凸出于底部栅极层210的顶部栅极层220，所述顶部栅极层220与底部栅极层210围成硅栅极层200包括底部栅极层210和凸出于底部栅极层210的顶部栅极层220，顶部栅极层器件。作为示例，第一区域100M包括第一子区域100MN和第二子区域100MP，第一子区域隔离结构101还位于第一子区域100MN和第二子区域100MP的交界处[0172]多晶硅栅极层200用于作为第一器件的器件栅极结构，从而控制第一器件的沟道[0173]形成金属栅极层340的步骤包括对金属栅极材料层进行平坦化处理的过程，金属[0174]通过使第一区域100M的多晶硅栅极层200中形成有凹槽230，使得顶部栅极层220利于改善第一区域100M的多晶硅栅极层200的顶面凹陷问题，使得第一区域100M的多晶硅硅栅极层200分立于第一子区域100MN和第二子区域100M过研磨，进而容易降低对第一区域100M的多晶硅栅极层200顶面凹陷问题的改善效果。为[0182]为此，所述研磨阻挡层240选用硬度和致密度较高的材料，从而保证研磨阻挡层所述栅极掩膜层175与所述研磨阻挡层240为一体型[0185]栅极掩膜层175用于作为图形化多晶硅栅极材料层以形成多晶硅栅极层200的掩所述第一区域100M的基底100之间、以及所述金属栅极层340与所述第二区域100L的基底所述第一区域100M的栅介质层260的厚度大于所述第二区域100L的栅介质层260[0191]所述第一区域100M的栅介质层260用于电隔离所述多晶硅栅极层200与第一器件[0192]所述第一区域100M的栅介质层260的厚度大于所述第二区域100L的栅介质层260[0193]本实施例中，所述第一区域100M的栅介质层260包括栅氧化层11和位于栅氧化层冲层13上的高k栅介质层12，由于所述栅氧化层11比界面缓冲层13厚，从而使得第一区域[0197]所述金属阻挡层270的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或述金属阻挡层270对金属栅极层中的易扩散离子的阻[0199]所述第二区域100L中的高k栅介质层12、金属阻挡层270和金属栅极层340用于构[0203]所述侧墙280用于保护多晶硅栅极层200和金属栅极层340的侧壁，还用于定义源述第一氧化硅层侧壁的氮化硅层以及位于所述氮化硅层上的第二[0209]半导体结构通常