数字逻辑与电路设计（新形态版） 习题参考答案-7

第7章同步时序逻辑电路y1习题7y17.1试总结同步时序逻辑电路的特点，它与组合逻辑电路有什么不同？答：在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。区别：组合逻辑电路在任何时刻所产生的稳定输出仅取决于该时刻电路的输入，而时序逻辑电路任何时刻所产生的输出，不仅取决于该时刻电路的输入，还与电路过去的输入有关。7.2说明同步时序逻辑电路分析和设计的步骤，其中各步骤要解决的问题和应该注意的问题是什么？答：同步时序电路的分析步骤可归纳如下：（1）根据给定的时序逻辑电路，列出输出函数和激励函数表达式。（2）建立状态转移真值表或列出次态方程。建立状态转移真值表，表中为所有可能的输入组合下构成存储电路的各触发器的激励状态；列次态方程是将激励函数代入所选触发器的次态方程中，得到构成存储电路的所有触发器的次态方程组。（3）作出时序电路的状态表，并画出状态图。表格法根据不同输入组合下激励状态及触发器的功能求其相应的次态；而方程法由次态方程组求出电路在各输入组合下的次态。（4）用文字和时间图描述电路的逻辑功能和工作过程。要给出典型的外部输入序列和初始状态。同步时序逻辑电路设计的步骤：（1）根据同步时序逻辑电路的文字描述或设计要求，确定输入量和输出量，形成电路的输入、输出及状态间的关系，得到原始状态图和原始状态表；（2）在已经建立的原始状态表的基础上，进行状态化简，消去多余状态，得到最小化状态表或最简化的状态转换图；（3）针对最小化状态表进行状态分配，把最小化状态表的每个状态进行二进制代码化，，其目的是与触发器所表示的状态对应起来；（4）选择合适的存储器件；（5）通过卡诺图化简并确定触发器控制函数和输出函数；（6）依据控制函数，输出函数表达式画出逻辑电路图。若在状态编码中存在多余状态，就要进行自启动检查。若电路不能自启动，需要修改触发器控制函数，进而修改触发器状态转移方程，完成时序电路相应的修改。7.3什么是等效状态？什么是相容状态？如何判断状态的等效或相容？答：等效状态：若时序逻辑电路完全给定状态表中的两个状态，将所有可能的输入序列输入到该电路，各自所得到的输出序列完全相同，则称这两个状态为等效状态。状态等效的判定：假定完全给定原始状态表中的两个现态，其等效的条件可归纳为在输入的各种取值组合下：（1）它们的输出完全相同；并且（2）它们的次态满足下列条件之一，即①次态相同；②次态交叉（S1和S2互为对方的次态）；③次态循环；④次态等效。相容状态：在不完全给定的状态表中，假设两个状态，如果对于所有的有效输入序列，从状态出发，得到的相应输出序列（除了不确定的输出外）是完全相同的，那么这两个状态就是相容的，是相容状态对。状态相容的判定：（1）在所有可能的输入条件下，如果两个状态的输出相同或者其中一个（或两个）状态的输出为任意项；且（2）它们的次态满足下列条件之一，即①次态相同；②次态交叉；③次态循环；④其中一个（或两个）状态的次态为任意状态；⑤次态相容，则这两个状态是相容的。7.4什么是电路的自恢复功能？如何检查电路的自恢复功能？答：一般情况下，如果电路在输入和时钟的作用下能够从无效状态进入有效状态，则电路称为具有自恢复功能，否则称为“挂起”。电路一旦进入无效状态，除了需要进行“挂起”检查，还要检查是否会产生错误输出信号。一旦发现所设计的电路存在“挂起”现象或错误输出时，就必须对电路进行修改，否则所设计的电路的工作可靠性不能得到保证，甚至将可能影响电路的正常工作。7.5某一电路有一个输入端x和一个输出端Z。当x连续出现3个“0”或2个“1”时，输出Z=1，且第4个“0”或第3个“1”使输出Z=0。试作出该电路的同步时序逻辑电路的原始状态图和原始状态表。答：Mealy型原始状态图为：SS0S1S3S41/00/00/00/01/1S2S50/0S3S31/00/1S11/0S11/00/0S3S11/0Sx/ZMealy型原始状态表为：现态次态/输出x=0x=1S0S3/0S1/0S1S3/0S2/1S2S3/0S1/0S3S4/0S1/0S4S5/1S1/0S5S3/0S1/07.6已知状态表如表7.50所示，作出相应的状态图。表7.50习题7.6的状态表现态次态/输出x1x2=00x1x2=01x1x2=11x1x2=10AA/0B/0C/0D/0BB/0C/1A/0D/1CC/0B/0D/0D/0DD/0A/1C/0C/0答:状态表为Mealy型原始状态表，作Mealy型原始状态图如下：现态现态11/000/000/0ABD10/001/0C01/110/111/010/0,11/000/000/001/010/0,11/001/1x1x2/输出7.7试分析图7.64所示的同步时序逻辑电路，试写出该电路的激励函数和输出函数表达式，作出状态图和状态表，并说明该电路的逻辑功能。&&“1”K1J1y1K2J2J3K3CP1CP2CP3y2y3CP图7.64习题7.7逻辑电路图答：1）激励函数表达式：J1=K1=1；J2=K2=y1；J3=K3=y1y2该电路是Moore型电路，状态变量就是电路的输出。可不必单独列出输出函数。2）建立状态表：现态次态y3y2y1y3n+1y2n+1y1n+10000010010100100110111001001011011101101111110003）作出状态图：110110111000001010011100101该电路为一个模8加1计数器。7.8试分析图7.65所示的同步时序逻辑电路，试写出该电路的激励函数和输出函数表达式，作出状态图和状态表，并说明该电路的逻辑功能。图7图7.65习题7.8逻辑电路图y1Zy2T2CP2T1CP1y1y2&&xCPZ答：1）列激励函数表达式：T2=xy1；T1=x；Z=xy2y12）列次态方程：；3）列出状态表：y2y1y2n+1y1n+1/Zx=0x=10000/001/00101/010/01010/011/01111/000/1作出状态图：yy2y10/00/00001111/11/0101/00/00/01/0x/Z4）该电路为电路是一个由信号x控制的二进制计数器，CP为计数脉冲。当x=0时停止计数，电路状态保持不变；当x=1时，在CP上升沿到来后电路状态值加1。一旦计数到11状态，Z输出1，且电路状态将在下一个CP上升沿回到00。输出信号Z的可用于触发进位操作。该电路亦可作为序列信号检测器，用来检测同步脉冲信号序列x中1的个数，一旦检测到四个1状态（这四个1状态可以不连续），电路输出Z出现一次从1到0的跳变。7.9图7-66为一个串行加法器逻辑框图，试作出其状态图和状态表。全加器全加器DCCSQyxCP图7.66习题7.9逻辑电路框图答：1）状态图为：00100/001/110/111/000/111/101/010/0Qxy/S2）状态表为：输入xy现态C次态/输出Q(Cn+1)/S0000/00100/11000/11101/00010/10111/01011/01111/17.10简化表7.51所示的完全给定的状态表。表7.51习题7.10的完全给定状态表现态次态/输出x=0x=1AE/0D/0BA/1F/0CC/0A/1DB/0A/0ED/1C/0FC/0D/1GH/1G/1HC/1B/1答：1）作隐含表，寻找等效状态对:BCDBEEADCFFADGHCHBGABCDEFG AD->BE->AD-√->CF->AD可得等效状态对为(A,D),(B,E),(C,F)2）令A=(A,D),B=(B,E),C=(C,F),进一步可得化简后状态表：现态次态/输出x=0x=1AB/0A/0BA/1C/0CC/0A/1GH/1G/1HC/1B/17.11简化表7.52所示的不完全给定的状态表。表7.52习题7.11不完全给定状态集现态次态/输出x=0x=1AD/dC/0BD/1E/dCd/dE/1DA/0C/dEB/1C/d答：1）作隐含表，寻找相容状态对:BCEC√D√CEEBDBDCE√ABCDAB->CE->√；AE->BD->X;BE->CE->√;BE->BD->X;CD->CE->√可得相容状态对为(A,B),(A,D),(B,C),(C,D),(C,E)2）做状态合并图：AABCDE按最小覆盖原则选取最大相容类为(A,B),(C,D),(C,E)，做最小闭合覆盖表：相容类覆盖闭合ABCDEx=0x=1AB√√DCECD√√AAACECE√√BCE相容类(A,B),(C,D),(C,E)能满足最小闭覆盖的要求。令A=(A,B),B=(C,D),C=(C,E),进一步可得化简后状态表：现态次态/输出x=0x=1AB/1C/0BA/0C/1CA/1C/17.12某同步时序逻辑电路的状态图如图7-67所示。使用JK触发器实现该逻辑电路。00001001111/01/01/00/00/01/00/10/1说明：

状态变量为y2y1

输入/输出为x/Z图7.67习题7.12逻辑电路图答：1）根据状态图，作状态表y2y1y2n+1y1n+1/Zx=0x=10010/000/00110/101/01100/111/01000/011/0求输出函数和激励函数yy2y1x000111100110010011y2n+1y2y1x000111100100000111y1n+1y2y1x000111100101100000Z可得：由此可得：3）电路图略。7.13设计一个1011序列检测器，已知典型输入输出序列为：输入：001011011101011110输出：000001001000001000答：1）作出原始状态图和状态表。SS0S11/00/0S20/01/0S31/0S41/10/00/00/01/0状态表：现态次态/输出x=0x=1S0S0/0S1/0S1S2/0S1/0S2S0/0S3/0S3S2/0S4/1S4S2/0S1/02）状态化简找出最大等效类：（S0）、（S1，S4）、（S2）、（S3）;以a代表（S0），b代表（S2），c代表（S3），d代表（S1，S4），则最小化状态表为:现态次态/输出x=0x=1aa/0d/0ba/0c/0cb/0d/1db/0a/03）状态编码根据状态分配必须遵循的基本原则：（1）a、b相邻；c、d相邻；a、c相邻；（2）a、d相邻；a、c相邻；b、d相邻；a、b相邻；（3）a、b相邻；a、d相邻；b、d相邻；（4）a应分配为逻辑0。所以，编码方案如下：yy1y20101abcd对应的二进制状态表为：现态y2y1次态/输出（y2n+1y1n+1/输出）x=0x=10000/011/00100/010/01001/011/11101/000/04）确定激励函数和输出函数：选用D触发器或或xy2y10010010111xy2y10010010111xy2y10010010111D2D1Z000011100011101000000001所以：；5）逻辑电路图略。7.14设计一个代码检测器，电路从低位到高位串行输入余3码，当输入出现非法数字时，电路输出Z=0，否则输出Z=1。答：1）作出原始状态图和状态表。JJDAB1/00/0CEK0/00/01/01/0HI0/01/0NFGO0/00/01/01/0LM0/01/00/11/00/01/00/11/00/01/10/11/00/01/10/01/00/01/1状态表：现态次态/输出现态次态/输出x=0x=1x=0x=1AB/0C/0IA/0A/0BD/0E/0JA/1A/0CF/0G/0KA/0A/1DH/0I/0LA/1A/0EJ/0K/0MA/0A/1FL/0M/0NA/0A/0GN/0O/0OA/0A/1HA/1A/02）状态化简，隐含图略。找出最大等效类：（E，F）、（I，N）、（K，M，O）、（H，J，L）;A，B，C，D，G不变，另E=（E，F）;I=（I，N）；K=（K，M，O）；H=（H，J，L），则最小化状态表为:现态次态/输出x=0x=1AB/0C/0BD/0E/0CE/0G/0DH/0I/0EH/0K/0GI/0K/0HA/1A/0IA/0A/0KA/0A/13）状态编码：根据状态分配必须遵循的基本原则：（1）H，I，K相邻；（2）B，C相邻；D，E相邻；E，G相邻；H，I相邻；H，K相邻；I，K相邻；（3）A，B，C，D，E，G相邻；（4）A应分配为逻辑0；所以，编码方案如下：QQ3Q2Q1Q00001111000AK01BI11CH10DEG对应的二进制状态表为：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1/Zx=0x=100000001/00011/000010010/00110/000110110/01110/000100111/00101/001100111/00100/011100101/00100/001110000/10000/001010000/00000/001000000/00000/14）确定激励函数和输出函数：选用D触发器，没使用无关项，故无关状态可自启动到0000可得：；5）逻辑电路图略。7.15设计一个同步时序逻辑电路，该电路能对两个二进制数X=x1,x2…,xn和Y=y1,y2,…,yn进行比较。其中，X，Y为串行输入。比较从x1，y1开始，依次进行到xn，yn。电路有两个输出端Zx，Zy。若比较结果X>Y，则Zx为1，Zy为0；若X<Y，则Zy为1，Zx为0；若X=Y，则Zx和Zy都为1。要求用尽可能少的状态数作出状态图和状态表，并用尽可能很少的逻辑门和触发器来实现。答：两个数进行比较时，先比较高位，然后比较低位。若xi=yi=0或1，两个输出Zx=1且Zy=1，还应比较低一位；若所有位的数都相等，最后输出Zx=1且Zy=1，表示比较结果X=Y。比较过程中若出现某一位数不等，则比较结束。xi＞yi时输出Zx=1且Zy=0，比较结果X＞Y；xi＜yi时输出Zx=0且Zy=1，比较结果X＜Y。因要求用尽可能少的状态数作出状态图和状态表，并作尽可能少的逻辑门和触发器来实现，故采用Moore型电路，用两个D触发器，这两个触发器的输出就是电路的输出，其中y2表示Zy，y1表示Zx。用A、B、C三个状态分别表示X=Y、X＜Y、X＞Y。状态图和状态表如下：令A=11,B=01,C=10,得二进制状态表。y2y1y2n+1y1n+1x1x2=00x1x2=01x1x2=11x1x2=1000dddddddd010101010111110111101010101010采用D触发器，经卡诺图化简得激励方程：;所设计的同步时序逻辑电路为：7.16设计一个具有下述特点的计数器：（1）计数器有两个控制输入C1和C2，C1用以控制计数器的模数，而C2用以控制计数器的加减；（2）如C1＝0，则计数器为模3计数；如C1＝l，则计数器为模4计数；（3）如C2＝0，则计数器为加1计数；如C2＝1，则计数器为减1计数。答：模3计数器选00、01、10三个状态。则其状态表为：现态y1y0次态y1n+1y0n+1Mod3+1C1C2=00Mod3-1C1C2=01Mod4-1C1C2=11Mod4+1C1C2=100001101101011000001011dddd10001000010111采用D触发器，经卡诺图化简得激励方程：电路图略。7.17分析图7.68所示的计数器电路，画出电路的状态转换图，并说明在M=1和M=0时各为几进制的计数器。计数器74LS161的功能表如表7.10所示。图7图7.68习题7.17计数器逻辑图MY进位输出1CLK&EPETCPOcQ0Q1Q2Q3D0D1D2D374LS1611答：M=0时，D3D2D1D0=0010，当Q3Q2Q1Q0=1001时74LS161重新置数D3D2D1D0=0010，所以计数从0010到1001，为八进制计数器。M=1时，D3D2D1D0=0100，当Q3Q2Q1Q0=1001时74LS161重新置数D3D2D1D0=0100，所以计数从0100到1001，为六进制计数器。7.18分析图7.69所示移位型计数器，试画出电路的状态转换图，并说明实现的是几进制计数器，能否自启动。CPCPQ1Q2Q0DCDC&1DC1DC=1DCC1图7.69习题7.18移位型计数器逻辑图Q3答：1）列激励函数：D0=Q3⊕Q2；D1=Q0；D2=Q1；D3=Q22）列状态表：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+100000001001000110100010101100111000000100100011010011011110111111000100110101011110011011110111100010011010101111000101011001110根据状态表可知，计数循环为：0001->0010->0100->1001->0011->0110->1101->1010->0101->1011->0111->1111->1110->1100->1000->0001由此可知该电路为十五进制计数器，不能自启动，因为0000->0000。7.19分析图7.70所示74LS194构成的分频电路，试作出状态表，分析其分频工作过程。图7图7.70习题7.19逻辑图答：1）列状态表：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+10000000100110111111111101100100000010011011111111110110010000001实现了7分频器，Cr一个负脉冲启动，0000进入0001后开始7分频。从0001->0011->0111->1111->1110->1100->1000->0001，实现7分频。7.20设计一个移位型序列信号发生器电路，在一系列时钟CP信号作用下能周期地输出“1001110”的序列信号。答：1）序列长度是7（1001110），最小触发器数目是3。2）对序列信号每3位一组取信号，每取一组移一位，共取7组：100、001、011、111、110、101、010。没有重复，k＝3满足设计要求。3）列状态转移表，如下表所示。4）作D0的卡诺图，如下图所示。写出D0的表达式：Q2nQ1nQ0nD010000101111111010101011101000100d1011011101001Q2n7.21使用74LS161设计一个能周期产生“110001001110”序列的计数型序列信号发生器。74LS161采用预置数方法，有效状态为0100~1111。计数器74LS161的功能表如表7.10所示。答：1）序列长度是12（110001001110），利用计数器74LS161采用预置数法构成模12加1计数器，计数状态为0100~1111。2)设预置数为0100，当计数到1111时，故。初始时给一个负脉冲，使计数器置数后，计数器完成12进制计数。3）序列输出Z，按计数状态01000100~1111，分别输出110001001110，卡诺图如下图所示，化简得：100101001011CPEPETCPOcQ0Q1Q2Q3D0D1D2D374LS161&&0001111000d11001d11111d00010d010Z&11&&&Z7.22用D触发器和门电路设计一个十一进制计数器，并检查所设计的电路能否自启动。答：1）十一进制计数器的计数范围是从0到10，对应的二进制表示为0000到1010。采用加1计数，即：0000->0001->0010->0011->...->1010->00002）‌使用D触发器‌：每个D触发器存储一位二进制数，十一进制计数器需要4位二进制数来表示（0000到1011），因此需要4个D触发器。3）D触发器的特征方程为：，列卡诺图化简：00000111100000d00111d11100dd1011d0000111100011d10100d01100dd1011d0000111100001d00101d01110dd1001d0000111100000d10100d11101dd1000d0激励函数表达式为：;;;进位输出4）电路图略，自启动检查：因1011->0100;1100->1101;1101->1110;1110->0100;1111->1000，故电路可自启动。7.23试设计一个自动邮票售货机。该自动邮票售货机当顾客投入硬币后可以售一张4元的邮票，并向顾客退回余款，它的投币口每次只能接受一个1元、2元、5元的纸币。答：1）设x1x2=00代表未投币，x1x2=01代表投入1元纸币，x1x2=10代表投入2元纸币，x1x2=11代表投入5元纸币；F=1为给出一张邮票，未给出F=0；用y2y1y0=000代表无余款退回，y2y1y0=001代表退回余款1元；y2y1y0=010代表退回余款2元；y2y1y0=011代表退回余款3元；y2y1y0=100代表退回余款4元。根据题意作状态图如下，S0为初始状态：进行状态分配，状态S0=00代表初始状态；S1=01代表已投入了1元；S2=10代表已投入了2元；S3=11代表已投入了3元。一旦投入金额大于等于4元，完成邮票售出并根据情况找零，回到初始状态。作状态分配，作状态表如下