数字逻辑与电路设计（新形态版） 习题参考答案-8

第7章同步时序逻辑电路习题88.1请说明同步时序电路、脉冲型异步时序逻辑电路和电平型异步时序电路各自的特点。答：时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路，其中异步时序电路又分为脉冲异步时序逻辑电路和电平异步时序逻辑电路。同步时序逻辑电路有统一的时钟脉冲，输入信号可以是电平，也可以是脉冲，只有外部时钟脉冲到来时，电路的状态才根据激励发生改变；而异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变直接依赖于输入信号。在脉冲型异步时序逻辑电路中，存储电路与同步时序电路一样都是触发器，可以是RS触发器、J-K触发器、D触发器和T触发器，电路的输入信号只能是脉冲；而电平型异步时序逻辑电路的存储电路是延迟器件，一般是由带反馈的门电路组成，电路的输入信号都是电平信号。8.2请说明脉冲型异步时序逻辑电路和电平型异步时序电路对输入有何要求和限制。答：1）为了适应脉冲型异步时序逻辑电路的特点，一般规定：①输入信号的个数可以允许多个，但不能同时作用于电路，即在两个或两个以上的输入线上不允许同时出现脉冲信号；②第二个输入脉冲的到达，必须在前一个输入脉冲所引起的整个电路响应结束之后，也就是说在前一个输入信号作用完了（即：电路状态变化，并进入规定状态后），才允许下一个信号的输入。2）电平型异步时序电路要求:①电平型异步时序电路对电平输入信号有所限制，不允许两个或多个电平输入信号同时跳变;②一根或几根输入线上两次跳变的时间间隔不能太短，只有当第一次跳变在电路中引起的响应完全结束时，才允许第二次跳变。8.3请说明电平型异步时序电路中的稳定状态和不稳定状态的概念。答：对于电平异步时序电路，在输入状态不变的情况下，如果激励状态与二次状态相同，则称为稳定状态。在输入状态不变的情况下，如果激励状态与二次状态不同，则称为不稳定状态。8.4请说明什么是流程表，如何建立流程表。答：所谓流程表，就是用卡诺图的形式来描述激励信号，输出信号与输入信号、二次信号之间关系的图表。建立流程表过程：1）画出典型输入、输出时间图并设立相应状态：画时间图时应正确体现设计要求，满足不允许两个或两个以上输入信号同时变化的约束条件，并尽可能反映输入信号在各种取值下允许发生的变化。2）建立原始流程表：①画出原始流程表，填入稳态和相应输出；②填入非稳态并指定非稳态下的输出；③填入无关状态和无关输出。3）化简流程表。8.5请说明电平型异步时序电路中竞争与冒险产生的原因，什么是临界竞争、非临界竞争，什么是时序冒险，如何消除时序冒险。答：电平型异步时序电路中竞争与冒险产生的原因是由于电路有延迟时间存在。所谓竞争现象，是指在异步时序电路中，当输入信号改变后，电路从一个稳态转移到另一个稳态的过程中，如果有两个或两个以上的状态变量同时改变其值的现象称作竞争现象。根据竞争所导致的结果不同，竞争可分为非临界竞争和临界竞争。如果竞争的各种可能使电路最终转移到同一个稳定的状态，则该竞争为非临界竞争。如果竞争的各种可能使电路最终转移到不同的稳态，则该竞争为临界竞争。由于在临界竞争中，电路最终可能稳定在不同的稳态。电路究竟稳定在哪个稳态，完全由电路的延时而定。这是不可预测的。这种临界竞争可能使电路出现不正确的状态转移，这种可能的错误状态转移叫作时序冒险（或险象）。时序冒险必须设法消除。消除时序冒险，实际上就是消除临界竞争现象。由上述分析可知，产生临界竞争必须同时满足如下两个条件：①两个或两个以上的状态变量同时发生变化；②输入信号变化后所在列内有两个或两个以上的稳态。因此，要消除临界竞争，应使上述两个条件中的至少有一个不成立。如果使条件①不成立，则从根本上消除了竞争；如果使条件②不成立，则可消除临界竞争。一般可以通过状态分配来消除临界竞争导致的时序冒险现象。8.6请说明什么是电平型异步时序电路的本质冒险，如何判断本质冒险。答：在电平异步时序电路中，同一输入变量有时可能原变量和反变量同时出现。反变量通常是由原变量经过反相器而得到的，由于反相器存在延迟，同一输入变量的原变量和反变量就不可能在同一时刻出现。当原变量发生跳变时，反变量总要经过一定的延迟时间才发生跳变。如果输入原变量的跳变已经引起激励状态和二次状态的变化，而输入变量的反变量又滞后于激励状态和二次状态的变化，这时，电平异步时序电路就可能出现一种特有的冒险，这种冒险称作电平异步时序电路的本质冒险。一般情况下，如果输入信号通过反馈回路的延迟大于通过反相器的延迟，电平异步时序电路的输入变量的变化将先于电路状态的变化，这时电路的状态不会发生非正常转移的情况，电平异步时序电路将正常工作。如果输入信号通过反馈回路的延迟小于通过反相器的延迟，电平异步时序电路的输入变量的变化将滞后于电路状态的变化，这时电路的状态就可能发生非正常转移的情况，电平异步时序电路的工作状态将发生混乱，即出现了本质冒险。8.7试分析图8.46所示脉冲型异步时序逻辑电路。QQ1CPJ1CP1K1J2CP2K2J3CP3K3Q2Q3Q4J4CP4K4图8.46习题8.7的逻辑电路答：1）求输出函数和控制函数。本电路无外部输出，各控制函数如下2）列状态转移真值表现态激励次态现态激励次态Q4Q3Q2Q1CP4CP3CP2CP1Q4Q3Q2Q1CP4CP3CP2CP10000000100100011010001010110011100010011000101110001001100011111000100100011010001010110011110001000100110101011110011011110111100010011000101110001001100011111100110101011110011011110111100003）作状态图由状态转移真值表，求得状态图：000110101011000000001010000100111110010101001111111101011110110004）功能描述：由状态图可知，该电路是一个脉冲异步模16加1计数器。8.8试分析图8.47所示的脉冲型异步时序逻辑电路。CPCPQ1K3CK3J3K2CQ2J2K1CJ1&图8.47习题8.8逻辑电路答：1）求输出函数和控制函数。本电路无外部输出。2）列状态转移真值表现态激励次态Q3Q2Q1CP3J3K3CP2J2K2CP1J1K00000010100111001011101110011010111110011010011010111110111110011010011011111111111111111111111110010100111001010001110003）作状态图0110111011100000011000101114）功能描述：由状态图可知，该电路是一个脉冲异步模6加1计数器，且具有自启动功能。8.9试用J-K触发器设计一个六进制异步加法计数器。答：1）作六进制加法计数器的原始状态表Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1000001001010010011011100100101101000110ddd111ddd2）选择下降沿有效的J-K触发器。由于有六个有效状态，要使用三个J-K触发器。其输出、激励状态表如表所示。Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1J3K3J2K2J1K1CP3CP2CP1Z000001dddd1d00100010100d1dd1d110010011dddd1d00100111001dd1d11110100101dddd1d0010101000d10dd11d11110ddddddddddddd111dddddddddddddQQ2nQ1nQ3n0001111000d10101ddCP3Q2nQ1nQ3n000111100d01d1ddddJ3Q2nQ1nQ3n000111100dddd1d1ddK3Q2nQ1nQ3n000111100011010dddCP2Q2nQ1nQ3n000111100d1dd1d0ddJ2Q2nQ1nQ3n000111100dd1d1ddddK2Q2nQ1nQ3n0001111001111111ddCP1Q2nQ1nQ3n0001111001dd111dddJ1Q2nQ1nQ3n000111100d11d1d1ddK1QQ2nQ1nQ3n0001111000000101ddZ得到输出和激励的逻辑函数表达式：CP1=1J1=1K1=1CP2=J2=K2=1CP3=J3=Q2nK3=1Z=这里CP2CP3的逻辑函数表达式表明其接到第一级触发器的Q1输出端，为下降沿有效。3）自启动检查自启动检查情况如下表。无效状态110、111的次态为111和000，表明设计的电路可以自启动。Q3nQ2nQ1nJ3K3J2K2J1K1CP3CP2CP1Q3n+1Q2n+1Q1n+1Z110110111↓1110111110111↓↓↓00004）画出逻辑电路图JJ1Q1K1CP1J2Q2K2CP2J3Q3K3CP3&CPZ8.10试用D触发器设计一个七进制异步加法计数器。答：1）作七进制加法计数器状态表。Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1000001001010010011011100100101101110110000111ddd2）选择上降沿有效的D触发器。由于有器七个有效状态，要使用三个D触发器。其输出、激励状态表如下表所示。Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1D3D2D1CP3CP2CP1Z000001dd10010001010d100110010011dd100100111001001110100101dd10010101110d10011011000000d1101111dddddddddd列卡诺图。QQ2nQ1nQ3n0001111001111111d0CP1Q2nQ1nQ3n000111100dd1d1ddd0D2Q2nQ1nQ3n000111100d10d1d1d0D2Q2nQ1nQ3n0001111000010100d1CP3Q2nQ1nQ3n000111100011101d1CP2Q2nQ1nQ3n0001111001001110ddD1通过化简，可以得到控制函数：4）电路图略。8.11设计一个脉冲异步时序电路，该电路有三个输入端x1、x2、x3，一个输出端Z。当且仅当输入序列x1—x2—x3出现时，输出Z由0变成为1，仅当又出现一个x2脉冲时，输出Z才由1变为0。答：解：1）作原始状态图和原始状态表AACDBx3/0x3/1x2/0x1/0x2/0x1/0x1/0x3/1QnQn+1/ZX1X2X3AB/0A/0A/0BB/0C/0A/0CB/0A/0D/1DD/1A/0D/1x3/0x2/0x2/0x1/13）状态分配已经是最简状态表。根据状态分配的基本原则，得到A＝00，B＝01，C＝10，D=11。二进制状态表如下所示。QniQn+1i/ZX1X2X30001/000/000/00101/010/000/01001/000/011/11111/100/011/14）选择触发器，确定控制（激励）函数和输出函数XX1X2X3ZD1CP1D0CP000000011011000110110000d0d0d0d0d0d0d0d010000011011010101110001d0d001d011d011d001000011011001000000000d0110101d001d00100100011011000011110011d0d0d0d0d00111d0简化后，可以得到控制（激励）方程和输出方程：5）逻辑电路图略。8.12试分析图8.48所示的电平异步时序电路。8.13试分析题图8.49的电平异步时序逻辑电路。y1y1x2&&&&x1y2图8.48习题8.12逻辑电路Y1x2Z≥1&&&&&&11&11x1Y2图8.49习题8.13逻辑电路8.14设计一电平异步时序电路。该电路有输入x1和x2及输出Z。当输入x1为0，输入x2从0跳变到1时，输出Z为1；当输入x1为1，输入x2从1跳变到0时，输出Z也为1；当输入x1和x2相同时，输出Z为0；当其他情况时，输出Z均保持不变。8.15将图8.50所示的原始流程表简化为最简流程表。8.16判断图8.51的电平异步时序电路是否存在竞争。x1x1x2y000111101eq\o\ac(○,1)/03/--/-2/-24/--/-5/-eq\o\ac(○,2)/131/-eq\o\ac(○,3)/05/--/-4eq\o\ac(○,4)/16/--/-2/-5-/-6/-eq\o\ac(○,5)/12/-6