计算机组成原理（本科二年级）卓越教学设计

计算机组成原理（本科二年级）卓越教学设计

一、教学目标与核心素养【核心素养目标】

依据《普通高等学校计算机类专业教学质量国家标准》及工程教育认证标准，结合OBE（成果导向教育）理念，本课程的教学设计旨在通过深度探究计算机组成的核心内容，不仅使学生掌握计算机硬件系统的内部结构与工作机制，更着力培养其计算思维、系统设计能力与工程实践素养。具体教学目标设定如下：

（一）知识与技能目标【基础】

学生能够准确阐述冯·诺依曼体系结构的基本思想与主要组成部分，清晰界定计算机系统的层次结构。学生能够深入理解数据与指令在计算机内部的表示与运算方法，掌握定点数与浮点数的表示范围与运算规则。学生能够系统掌握CPU的功能与基本组成，包括运算器、控制器、寄存器组等部件的结构与工作原理，能够分析指令的执行过程与流水线技术的基本原理。学生能够熟记存储系统的层次结构，深刻理解Cache的基本原理与地址映射方式，掌握虚拟存储器的基本概念。学生能够识别并解释总线的基本概念、分类与仲裁方式，理解输入输出系统的控制方式（程序查询、中断、DMA）。

（二）过程与方法目标【重要】

通过对典型指令（如MIPS或RISC-V指令）数据通路的设计与分析，学生能够初步建立硬件设计与逻辑抽象的系统观，具备从微架构层面分析程序执行效率的能力。通过运用Logisim或类似的数字逻辑模拟软件进行CPU核心部件的仿真实验，学生能够掌握硬件描述与验证的基本方法，提升动手实践与问题排查的能力。通过小组协作探究复杂问题（如流水线冒险与解决策略），学生能够培养团队沟通与合作学习的能力，学会从多角度审视和解决技术难题。引导学生将计算机组成的原理知识与操作系统、编译原理等后续课程相联系，构建贯通软硬件的知识体系【跨学科视野】。

（三）情感、态度与价值观目标【非常重要】

通过追溯计算机体系结构的发展历程（如从ENIAC到现代多核处理器），引导学生感悟技术创新对人类文明进步的推动作用，激发对计算机科学的浓厚兴趣与探索欲望。在剖析国产处理器（如龙芯、申威）发展案例的过程中，增强学生的民族自豪感和科技报国的使命感【热点】【课程思政】。通过严谨的硬件设计训练，培养学生一丝不苟、精益求精的工匠精神，以及面对复杂系统时的逻辑思辨与批判性思维能力。在团队协作中，培养尊重他人、乐于分享、勇于担当的学术品德。

二、教学重难点【教学重难点】

（一）教学重点【基础】

计算机系统的层次结构与冯·诺依曼体系结构的基本思想。数据的机器层次表示（原码、反码、补码、移码，IEEE754浮点数标准）及其运算方法。CPU的总体结构与功能，特别是运算器与控制器的核心作用。典型指令（如MIPSR型、I型、J型指令）的执行流程与数据通路设计。存储系统的层次化结构，Cache的工作原理与直接映射、组相联映射、全相联映射方式的区别。中断的基本概念与处理过程。

（二）教学难点【难点】

补码的乘法与除法运算算法及其硬件实现逻辑。浮点数的加、减、乘、除运算过程（特别是对阶与规格化处理）。CPU微程序控制器与硬布线控制器的工作原理、设计思路及优缺点对比。指令流水线中结构冒险、数据冒险、控制冒险的产生机理与各种解决技术（如插入气泡、转发、分支预测）。Cache的替换算法（如LRU、随机、FIFO）及其对命中率的影响。多级Cache与一致性问题的基本概念。

三、教学方法与理念【教法理念】

本教学设计秉持“以学生为中心，以能力为导向”的现代教育理念，深度融合多种教学方法，构建探究式与参与式的课堂。采用启发式讲授法，对核心概念与基本原理进行系统梳理，确保学生构建清晰的知识框架。引入案例教学法，以实际处理器设计案例（如一个简化的RISC-V处理器）贯穿课程始终，将抽象理论具象化。实施翻转课堂，将部分易于理解的知识点（如计算机发展史、总线分类）交由学生课前自主学习，课堂时间则专注于难点剖析与深度讨论。广泛应用PBL（问题驱动教学法），围绕核心问题（如“如何设计一条能解决数据冒险的流水线？”）组织学生分组研讨、设计方案并进行论证，教师扮演引导者与协作者的角色。此外，全程融入模拟实验教学，要求学生在虚拟环境中“设计”计算机，实现理论与实践的知行合一。整个教学过程强调软硬件协同设计与跨学科视野，鼓励学生思考计算机组成对编译优化、操作系统设计乃至算法效率的影响。

四、教学准备与资源【教学资源】

为支撑高水平的教学实施，需准备丰富的教学资源。硬件环境上，需要具备多媒体教学系统，支持互动投屏与实时批注。软件环境上，需安装Logisim、MARS（MIPS汇编器与模拟器）或Ripes（RISC-V模拟器）等教学模拟软件，并确保学生机房或个人电脑能够流畅运行。教学材料方面，需精心制作包含核心知识点动画演示（如数据通路动态、流水线过程）、疑难问题解析微视频的PPT课件。为每个教学单元设计预习任务清单、课堂探究工作单和课后拓展项目指南。同时，应提供配套的经典教材（如《计算机组成与设计：硬件/软件接口》PattersonHennessy著）和自编实验指导书。依托学校网络教学平台（如超星学习通、学堂在线），建立课程资源库，发布课件、微课、参考文献、实验模板、在线测试与讨论区，实现线上线下混合式教学。此外，可邀请业内专家或通过虚拟访问，为学生介绍最新的处理器技术（如Chiplet、存内计算），拓展前沿视野。

五、教学实施过程（核心环节，占绝大部分篇幅）

本课程共计64学时（含理论教学与实验），以下以“中央处理器（CPU）的工作原理与数据通路”这一核心单元为例，详细展示4学时的探究式教学设计。该单元位于课程中段，是连接前期“数据表示与运算”与后期“流水线与并行技术”的枢纽，具有承上启下的关键作用。

（一）第一学时：回顾与引新——从指令到行动【重要】

（课前，学生已通过线上平台预习了MIPS或RISC-V指令集的基本格式与分类，完成预习任务清单。）

上课伊始，教师首先通过一个简短而精准的提问回顾上节课内容：“我们之前学习了指令系统，一条最简单的加法指令‘ADDR1,R2,R3’在计算机内部究竟是如何一步步变成电信号，并最终驱动硬件完成计算的？”这一问题直指核心，瞬间激活学生思维。随后，教师利用PPT展示一个高度简化的、未标明内部细节的CPU框图，指出指令必须被“解读”并“执行”，由此自然引出本节课的主题——CPU的数据通路与控制逻辑。

接着，教师引导学生以小组为单位（课前已分组），快速讨论预习中遇到的困惑，并派代表提出一两个关键问题。教师将这些问题快速板书或在电子白板上归类，例如“指令到底存放在哪里？”“运算器怎么知道要做什么运算？”“数据如何在部件间流动？”等。这些问题将成为本节课探究的起点，体现了“以问题为导向”的教学理念【重要】。

教师随即展开对CPU基本功能与结构的系统讲解。首先强调CPU的两大核心任务：取指令和执行指令。然后，以经典的五段式（取指IF、译码ID、执行EX、访存MEM、写回WB）指令流水线为蓝本【非常重要】【高频考点】，初步勾勒出一个简化的数据通路草图。讲解程序计数器（PC）的作用，它如何指向下一条指令的地址。讲解指令存储器（或指令Cache）如何根据PC提供的地址，输出指令码。讲解寄存器堆的结构，它是数据的暂存场所，有两个读端口和一个写端口。介绍ALU的功用，它根据指令类型执行算术或逻辑运算。教师强调，这些部件不是孤立的，它们必须通过数据通路连接起来。在讲解过程中，教师结合PPT上的动态动画，模拟一条指令从PC出发，经过各个部件，最终将结果写回寄存器堆的全过程，帮助学生建立直观的视觉印象。这一环节旨在夯实基础【基础】，为学生后续自主设计数据通路铺平道路。

最后5分钟，教师对本学时内容进行小结，并布置课后思考题：“我们刚才走通了一条R型指令（如ADD）的路径，请大家思考，一条需要访问内存的指令（如lw，加载字）的路径会和ADD有什么不同？关键区别在哪里？”这个问题引导学生预习下节课内容，实现了知识的自然延伸。

（二）第二学时：深度探究——构建指令的数据通路【非常重要】【难点】

本学时聚焦于引导学生“构建”而非仅仅“观看”数据通路。教师首先对上节课的思考题进行简要讨论，引出不同类型指令对数据通路的不同需求。明确核心任务：我们要设计一个能支持R型指令、lw指令、sw指令（存储字）和beq指令（条件分支）四种典型指令的数据通路。

教师首先从最简单的R型指令开始，引导学生分组在教师下发的、包含基本部件（PC、指令存储器、寄存器堆、ALU、数据存储器）的工作纸上，尝试连接出一条完整的、能实现ADD指令的数据通路。教师在各组间巡回指导，及时发现共性问题，如连接线的方向、多路选择器的缺失等。几分钟后，邀请一个小组展示他们的设计方案，并解释设计思想。教师基于该方案，引出关键概念——多路选择器（MUX）。指出因为不同指令需要的操作数来源不同（例如，R型指令的两个操作数均来自寄存器堆，而lw指令的一个操作数可能来自指令中的立即数），因此必须在ALU的输入端加入由控制信号控制的MUX，以选择正确的数据来源。

接着，探究lw指令的数据通路。教师引导学生思考：lw指令除了运算（计算内存地址），还需要读取内存，并将从内存读出的数据写入寄存器堆。因此，数据通路需要扩展，加入数据存储器，并且寄存器堆的写入数据来源不再是ALU的结果，而是数据存储器的输出。这再次需要一个MUX，来选择写回寄存器堆的数据是ALU结果还是内存数据。通过引导学生自己发现这个需求，加深了对控制信号多样性的理解【重要】。

随后，探究sw指令。学生很快会发现，sw指令不需要将数据写回寄存器堆，但它需要将寄存器中存储的数据写入数据存储器。所以，数据通路中需要增加从寄存器堆到数据存储器的数据线。教师借此强调，数据通路的设计是为指令服务的，不同指令激活了不同的路径。

最后，探究最具挑战性的beq指令。教师引导学生分析beq指令的功能：比较两个寄存器的值，若相等则跳转。这就要求ALU执行减法（或异或）运算，并将结果为零的信号（Zero）输出。同时，PC的下一个值不再是顺序的PC+4，而可能是目标地址。因此，需要在PC的输入端增加一个MUX，由控制信号和Zero信号共同决定是选择PC+4还是分支目标地址（由PC+4加上指令中的偏移量计算得出）。这个过程需要加法器来计算分支目标地址，并引入与门等组合逻辑来控制PC的写使能。

在逐个指令构建的基础上，教师引导学生将所有指令的数据通路整合到一个完整的图中。这个图会变得复杂，充满MUX和多种连线。此时，教师引导学生从宏观上审视这幅图，指出每个MUX的选择都由来自控制单元的控制信号决定。自然引出控制单元的概念【高频考点】，它就像一个“指挥家”，根据指令的操作码（opcode）和功能码（funct），精确生成一系列控制信号（如RegWrite、ALUSrc、MemRead、MemWrite、MemtoReg、PCSrc等），协调各个部件有条不紊地工作。

本学时结束时，学生不仅理解了数据通路的概念，更是亲身参与了构建过程，对CPU的“骨骼”（数据通路）和“神经”（控制信号）有了深刻的认识。教师布置课后任务：每组利用Logisim软件，根据课堂讨论的结果，尝试搭建一个能支持这四种指令的简化版CPU核心数据通路模型，为后续的实验课做准备。这将理论设计推向了实践验证的高度。

（三）第三学时：从理论到实践——Logisim中的CPU设计与调试【重要】【高频考点】

本学时安排在计算机实验室进行，学生以2-3人小组为单位，围绕上节课布置的Logisim搭建任务展开。教师首先对前期的预习作业进行简短点评，展示几个典型的设计方案（既有优秀案例，也有存在问题的案例），引导学生分析其优缺点，特别是MUX的连接、控制信号的命名与分配是否清晰。

随后，课堂进入核心实验环节——在Logisim中完善并测试简化的单周期CPU。教师提供包含基本组件库（寄存器堆、ALU、存储器、MUX等）的半成品工程文件，学生需要根据课堂讨论的数据通路图，完成各组件间的导线连接，并构建控制单元。控制单元的实现是本实验的核心挑战。教师引导学生采用两种方式之一：一种是“硬布线”方式，通过分析指令真值表，利用Logisim中的逻辑门组合实现控制逻辑；另一种是“微程序”思想的简化版，使用ROM存储控制信号。教师鼓励学有余力的小组尝试第一种方式，以加深对控制单元硬件的理解。

学生在连接和调试过程中，会遭遇各种“bug”。例如，导线连接错误导致数据无法传输；控制信号的位宽或极性错误；ALU运算功能选择错误；寄存器堆的写使能信号时序不当等。教师此时不再直接给出答案，而是引导学生运用逻辑分析的方法，通过Logisim提供的探针、时钟分频、波形图等工具，逐步排查问题。例如，当一条lw指令无法正确将内存数据写入寄存器时，引导学生一步步检查：PC是否正确递增？指令是否正确取出？ALU计算出的地址是否正确？数据存储器是否输出了正确的数据？寄存器堆的写信号是否有效？写数据来源是否正确？这种“断案”式的排查过程，是培养学生工程思维和解决问题能力的绝佳机会【非常重要】。

教师鼓励小组内部分工合作，一人负责通路的检查，一人负责控制信号的验证，并相互交换角色。对于普遍遇到的难题，如分支指令的实现，教师会组织全体学生进行5分钟的集中研讨，分享各小组的解决思路，相互启发。例如，有小组可能发现分支目标地址的计算需要单独的加法器，而有的小组可能尝试复用主ALU，从而引出关于硬件资源与并行性的讨论。

本学时结束时，大部分小组应能成功运行一条简单的测试程序（如连续执行几条R型和lw/sw指令），并在寄存器或内存中看到预期的结果。教师组织各组进行简短的成果展示与经验分享，并记录下设计过程中遇到的主要问题。课后，学生需要完成实验报告，详细描述设计方案、遇到的问题及解决过程，并思考如何将单周期CPU改进为流水线CPU，引出下一单元的内容。这个环节真正实现了“做中学”，将知识转化为能力。

（四）第四学时：拓展与升华——流水线冒险与解决策略【非常重要】【热点】

在学生对单周期CPU有了透彻理解的基础上，第四学时将视野提升到一个新的高度——指令流水线。教师从一个引人深思的问题开始：“我们的单周期CPU虽然能正确执行指令，但效率如何？能否让多条指令同时执行？”以此引出流水线的概念，类比工业生产中的装配线，生动地说明其提高吞吐率的原理。

教师首先介绍经典的五级流水线（IF、ID、EX、MEM、WB），并将单周期数据通路“分段”，展示指令在流水线中重叠执行的过程。学生直观地看到，理想情况下，流水线能使CPI（每条指令周期数）趋近于1，性能得到巨大提升。然而，理想很快被现实打破。教师随即抛出一系列问题，引导学生发现流水线面临的三大挑战：结构冒险、数据冒险和控制冒险。

针对结构冒险，教师给出一个例子：如果指令存储器和数据存储器是分开的（哈佛结构），则不会发生；如果共用同一个存储器（冯·诺依曼结构），则在某条指令进行MEM访存时，另一条指令无法同时进行IF取指，这就是结构冲突。解决方案简单明了：采用分离的指令Cache和数据Cache，或增加存储器端口【基础】。

针对数据冒险，这是本节课的重中之重【非常重要】【难点】。教师以下面三条连续指令为例：

ADDR1,R2,R3;R1=R2+R3

SUBR4,R1,R5;R4=R1-R5

ORR6,R1,R7;R6=R1ORR7

引导学生分析：SUB指令在ID阶段需要读取R1的值，但这个值要等ADD指令在WB阶段才能写回，这就发生了数据相关。在没有干预的情况下，SUB将读到旧值，导致计算错误。教师组织学生分组讨论：“如何解决这个问题？”，并提供几种常见的解决思路卡片供其选择，如“插入空操作（气泡）”、“编译器调度”、“硬件转发”等。

然后，教师依次剖析各种方案。首先介绍最简单的“软件插入nop”方式，让学生直观感受到它虽然解决了问题，但降低了效率。接着，引出编译器的指令调度技术，展示如何通过重新排列指令顺序来减少等待。最后，重点讲解最高效的硬件解决方案——转发（旁路）技术【高频考点】。通过动态图示，展示如何将EX阶段计算出的结果，直接“转发”给后续指令的EX阶段输入，而无需等待写回寄存器堆。学生深刻体会到硬件设计者的智慧。对于无法通过转发解决的“load-use”数据冒险（如lw指令之后紧跟着使用其加载值的指令），教师介绍“流水线互锁”机制，即插入一个“气泡”并配合转发来解决。

最后，探讨控制冒险，主要源于分支指令。当分支指令在MEM阶段才计算出是否跳转时，其后的指令已经被预取入流水线，若分支跳转，这些指令就变成了错误的“坏指令”。引导学生思考解决方案：简单的方法是“预测-不跳转”或“预测-跳转”，并引入分支预测器的重要性。简要介绍静态预测和简单的动态预测（如1位、2位饱和计数器）的基本思想，打开一扇通往现代高性能处理器设计的大门。

课程结束时，教师进行系统总结，将四学时的内容串联起来：从指令执行的基本原理，到亲手构建数据通路，再到应对流水线挑战，勾勒出一个完整的CPU设计图景。最后，提出一个具有挑战性的思考题：“在我们今天学习的转发和分支预测基础上，现代高端处理器又是如何通过乱序执行、寄存器重命名等技术进一步挖掘指令级并行的？”以此激励学生持续探索，将课堂所学延伸至学科前沿。

六、教学评价与反馈【教学评价】

本课程采用形成性评价与终结性评价相结合的多元化评价体系，全面、客观地衡量学生的学习成效。形成性评价（占比5