VerilogHDL负责数字电路设计（AI助学版）课件_第1页
VerilogHDL负责数字电路设计（AI助学版）课件_第2页
VerilogHDL负责数字电路设计（AI助学版）课件_第3页
VerilogHDL负责数字电路设计（AI助学版）课件_第4页
VerilogHDL负责数字电路设计（AI助学版）课件_第5页
已阅读5页，还剩2页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

3.3VerilogHDL模块VerilogHDL模块是指用VerilogHDL如何描述电路模块module

模块名端口列表，端口声明（如果有端口）参数声明（可选）wire，reg和其它类型的变量声明数据流语句（assign）低层模块调用always块，initial块，所有行为语句全都在这些块中任务和函数endmoduleVerilogHDL模块定义是以module开始，模块名、端口列表、端口（如果有端口）声明和可选择的参数声明，endmodule必须为模块的最后一条语句。module、模块名和endmodule必须出现，其他部分都可选模块内部的5个组成部分：变量声明、数据流语句、低层模块实例、行为语句块、任务和函数。在模块中的任意位置，以任意顺序出现在一个VerilogHDL源文件中可以定义多个模块，模块的排列顺序没有要求，模块之间可以调用，但不能有嵌套，这是为了避免设计的复杂性和逻辑混乱，确保代码的可读性与可维护性3.4VerilogHDL模块与电路模块的对应关系VerilogHDL用来描述数字逻辑电路，描述的对象是数字逻辑电路。因此，它与逻辑电路图之间有一一对应的关系。下面以图示的方式，描述这种对应关系a）VerilogHDL描述b）电路图

module和endmodule与电路图之间的对应系

a）VerilogHDL描述b）电路图

模块名FULLADD的对应关系a）VerilogHDL描述b）电路图

端口a，b，c_in，sum和c_out的对应关系a）VerilogHDL描述b）电路图

端口a，b，c_in，sum和c_out输入输出属性的对应关系a）VerilogHDL描述b

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论