VerilogHDL负责数字电路设计（AI助学版）课件

4.1门电路的调用建模在VerilogHDL中内置了and、nand、or、nor、xor、xnor和not基本单元原语门级建模就是在VerilogHDL程序中直接调用门级原语，实现特定逻辑功能的组合逻辑电路设计，比较直观，易于理解4.1.1反相器notinout

0110zxxx画波形moduleINV(in,out);inputin;outputout;notINV(out,in);endmodule反相器也叫非门，VerilogHDL中门级原语notnotinout

0110xxzxmoduleINV(in,out);inputin;outputout;notINV(out,in);endmodulemodulestimulus;regin;INVinv1(in,out);initialbeginin=1'b0;#10in=1'b1;#40in=1'b0;#30in=1'bz;#30in=1'b1;#10in=1'bx;#30in=1'b0;#40$finish;endendmodulemoduleINV(in,out);inputin;outputout;notINV(out,in);endmodule如何仿真反向器in：为加到电路反向器输入端in脚的信号，是激励信号，也是我们产生的信号out：为我们希望从out引脚输出的信号。我们先画出来，与仿真软件输出的out信号进行比较，用来检验电路是否正确ModelSim仿真反向器moduleINV(in,out);inputin;outputout;notINV(out,in);endmodulemodulestimulus;regin;INVinv1(in,out);initialbeginin=1'b0;#10in=1'b1;#40in=1'b0;#30in=1'bz;#30in=1'b1;#10in=1'bx;#30in=1'b0;#40$finish;endendmodule数字电路中带有控制信号端的缓冲器/非门：bufif1notif1bufif0notif0

在控制信号有效的情况下才能传递数据如果控制信号无效，则输出为高阻抗zmoduleBUFIF(in,ctrl,out);inputin,ctrl;outputout;bufif1tri_state(out,in,ctrl);endmodule4.1.2三态门

ctrlin

bufif110zx11zHH00zLLzzxxxxzxxmodulestimulus;regin,ctrl;bufif1BUFIF1(in,ctrl,out);initialbeginctrl=1'b1;in=1'b0;#5in=1'b1;#10in=1'b0;#10in=1'bz;#10in=1'bx;#15in=1'b1;ctrl=1'b0;#10in=1'b0;#10in=1'bz;#10in=1'bx;#10in=1'b1;ctrl=1'bz;#10in=1'b0;#10in=1'bz;#10in=1'bx;#10in=1'b1;ctrl=1'bx;#10in=1'b0;#10in=1'bz;#10in=1'bx;#10in=1'b1;ctrl=1'b1;#10$finish;endendmodule如何仿真三态门ctrl：为加到电路三态门输入端ctrl脚的信号，是激励信号，是需要产生的信号in：为加到电路三态门输入端in脚的信号，是激励信号，是需要产生的信号out：为我们希望从out引脚输出的信号。先画出来，与仿真软件输出的out信号进行比较，用来检验电路是否正确ModelSim仿真moduleBUFIF(in,ctrl,out);inputin,ctrl;outputout;bufif1tri_state(out,in,ctrl);endmodulemodulestimulus;regin,ctrl;bufif1BUFIF1(in,ctrl,out);initialbeginctrl=1'b1;in=1'b0;#5in=1'b1;#10in=1'b0;#10in=1'bz;#10in=1'bx;#15in=1'b1;ctrl=1'b0;#10in=1'b0;#10in=1'bz;#10in=1'bx;#10in=1'b1;ctrl=1'bz;#10in=1'b0;#10in=1'bz;#10in=1'bx;#10in=1'b1;ctrl=1'bx;#10in=1'b0;#10in=1'bz;#10in=1'bx;#10in=1'b1;ctrl=1'b1;#10$finish;endendmodule波形比较bufif1的波形图分析ctrl信号为1时，三态门的输入直接输出，z或x输入，输出为xctrl信号为0时，器件输出为高阻抗状态zctrl信号变为z时，控制端没有改变三态门工作状态的驱动能力。ctrl可能是从高电平变为z，也可能是从低电平变为z。如果ctrl是从高电平变为z，输出与输入一致，如果ctrl是从低电平变为z，输出为高阻，输出可能存在两个状态，用H和L来表示。H表示1或z，L表示0或z。H和L在仿真时是x，表示不定态调用bufifbufif1b1(out,in,ctrl);bufif0b0(out,in,ctrl);调用notifnotif1n1(out,in,ctrl);notif0n0(out,in,ctrl);

调用bufif和notif4.1.3与门moduleand2_o_1(out,in1,in2);outputout;inputin1,in2;andand2(out,in1,in2);endmodule与逻辑有与门和与非门两种该器件通常有两个或多个输入，一个输出端二输入与门可以看做是一位的乘法器或选择器与门是由与非门与反向器级联而成画出波形？

in2

in1

and10zx110xx00000zx0xxxx0xx

in2

in1

and10zx110xx00000zx0xxxx0xxmoduletop;regin1,in2;wireout;and2_o_1myand(out,in1,in2);initialbeginin2=1’b0;in1=1’b1;#5in2=1’b1;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’b0;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bz;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bx;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10finish;endendmodule如何仿真与门in1：为加到电路与门输入端in1脚的信号，是激励信号，也是我们产生的信号in2：为加到电路与门输入端in2脚的信号，是激励信号，也是我们产生的信号out：为我们希望从out引脚输出的信号。我们先画出来，与仿真软件输出的out信号进行比较，用来检验电路是否正确ModelSim仿真moduleand2_o_1(out,in1,in2);outputout;inputin1,in2;anda1(out,in1,in2);endmodulemoduletop;regin1,in2;wireout;and2_o_1myand(out,in1,in2);initialbeginin2=1’b0;in1=1’b1;#5in2=1’b1;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’b0;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bz;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bx;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10finish;endendmodule波形比较与门的选择特性

与门作为乘法器

in2

in1

and01000101

4.1.4或门moduleor2_o_1(out,in1,in2);outputout;inputin1,in2;oror2(out,in1,in2);endmodule或门有或门与或非门两种有两个或多于两个输入，一个输出端二输入与门可以看做是选择器或门是由或非门与反向器级联而成

in2in1

or10zx11111010xxz1xxxx1xxx画出波形？

in2in1

or10zx11111010xxz1xxxx1xxxmoduletop;regin1,in2;wireout;or2_o_1myor(out,in1,in2);initialbeginin2=1’b0;in1=1’b1;#5in2=1’b1;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;

#10in2=1’b1;in1=1’b0;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bz;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bx;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10finish;endendmodule如何仿真或门in1：为加到电路与门输入端in1脚的信号，是激励信号，也是我们产生的信号in2：为加到电路与门输入端in2脚的信号，是激励信号，也是我们产生的信号out：为我们希望从out引脚输出的信号。我们先画出来，与仿真软件输出的out信号进行比较，用来检验电路是否正确ModelSim仿真moduleor2_o_1(out,in1,in2);outputout;inputin1,in2;ora1(out,in1,in2);endmodulemoduletop;regin1,in2;wireout;or2_o_1myor(out,in1,in2);initialbeginin2=1’b0;in1=1’b1;#5in2=1’b1;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’b0;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bz;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bx;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10finish;endendmodule波形比较或门的选择性in1和in2具有完全的对称性当in1=1’b0时，out=in2。相当于直通当in1=1’b1时，out=1’b1。相当于关闭4.1.5异或门modulexor2_o_1(out,in1,in2);outputout;inputin1,in2;xorxor2(out,in1,in2);endmodule异或门有异或门与同或门两种有两个或多于两个输入，一个输出端二输入异或门是加法器画出波形？

in2in1

xor10zx101xx010xxzxxxxxxxxx

in2in1

xor10zx101xx010xxzxxxxxxxxxmoduletop;regin1,in2;wireout;xor2_o_1myxor(out,in1,in2);initialbeginin2=1’b0;in1=1’b1;#5in2=1’b1;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;

#10in2=1’b1;in1=1’b0;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bz;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10in2=1’b1;in1=1’bx;#10in2=1’b0;#10in2=1’bz;#10in2=1’bx;#10finish;endendmodule如何仿真异或门in1：为加到电路或输入端in1脚的信号，是激励信号，也是我们产生的信号in2：为加到电路与门输入端in2脚的信号，是激励信号，也是我们产生的信号out：为我们希望从out引脚输出的信号。我们先画出来，与仿真软件输出的out信号进行比较，用来检验电路是否正确ModelSim仿真modulexor2_o_1(out,in1,in2);outputout;inputin1,in2;xora1(out,in1,in2);endmodulemoduletop;regin1,in2;wireout;xor2_o_1myxor(out,in1,in2);initialbeginin2=1’b0;in1=