VerilogHDL负责数字电路设计（AI助学版）课件

5.1.3RAMRAM模块是最常用的数据存储器单元，在数字系统设计时广泛使用在FPGA中，RAM是一个宏，由厂家提供的开发软件自动编译生成。在IC设计中，RAM由加工厂家编译生成，或用户利用厂家提供RAM生成软件编译生成RAM模块属于时序逻辑器件，在时钟的驱动下工作，因此一定要满足时钟沿的建立、保持时间RAM分为：单口RAM双口RAM多口RAM特别注意，RAM没有异步复位端，不能上电复位单口RAM以RAM深度为64（26），地址线的位宽为6，数据宽度位为8为例，说明单口RAM模块的门级调用方法单口RAM只有一组地址线、一个时钟线和一个使能信号，读写共用，因此不可以同时进行读写单口RAM模块信号位宽I/O描述clk1I时钟信号W_R1I读/写使能信号，高为写使能，低为读使能，clk的上升沿接收数据addr6I读/写地址，clk的上升沿接收数据dataIn8I写入数据，clk的上升沿接收数据dataOut8O读出数据，clk的上升沿更新单口RAM模块写入RAM时，信号W_R为高电平；从RAM中读出数据时，信号W_R为低电平写入时，使能信号W_R、地址信号addr和需要写入的数据信号dataIn与时钟clk上升沿之间的建立和保持时间为半个时钟周期读出时，使能信号W_R和地址信号addr与时钟clk上升沿之间建立和保持时间为半个时钟周期。从RAM中读出的数据dataOut有tt时间延时，这只是一个概念，说明读出数据需要延时，具体延时多少，参见具体厂家给出的数据手册输入信号使能信号W_R、地址信号addr，需要写入的数据信号dataIn以及时钟信号clk由电路设计人员设计给出。它们之间的相位关系一定要满足建立和保持的要求。RAM模块的建立时间和保持时间要求，需要参考厂家给出的数据手册。设计时给出足够的余量modulesingle_Port_RAM1(clk,W_R,addr,dataIn,dataOut);inputclk,W_R;input[7:0]dataIn;input[5:0]addr;output[7:0]dataOut;single_Port_RAMsRAM(clk,W_R,addr,dataIn,dataOut);endmodule调用双口RAM以RAM深度为64（26），地址线的位宽为6，数据宽度位为8为例，说明单口RAM模块的门级调用方法双口RAM有两组地址线和数据线，其中一组只用作读，另外一组只用作写，这种RAM使用最多双口RAM信号位宽I/O描述w_clk1I写时钟w_en1I写使能，高电平有效，w_clk的上升沿接收数据w_addr6I写地址，w_clk的上升沿接收数据w_data8I写数据，w_clk的上升沿接收数据r_clk1I读时钟，上升沿有效r_en1I读使能，高电平有效，r_clk的上升沿接收数据r_addr6I读地址，r_clk的上升沿接收数据r_data8O读数据，r_clk的上升沿更新数据双口RAM模块对RAM在没有写入数据时，从RAM中读出的数据为x写入RAM时，信号w_en为高电平；使能信号w_en、地址信号w_addr和需要写入的数据信号w_data与写入时钟w_clk上升沿之间的建立和保持时间为半个时钟周期从RAM中读出数据时，信号r_en为高电平；使能信号r_en和地址信号r_addr与读时钟r_clk上升沿之间的建立和保持时间为半个时钟周期。从RAM中读出的数据r_data有t时间的延时，这只是一个概念，说明读出数据需要延时，具体延时多少，参见具体