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8.3时序控制VerilogHDL提供了三种时序控制方法：基于延迟的时序控制基于事件的时序控制电平敏感的时序控制8.3.1基于延迟的时序控制延迟由关键字：#三种类型的延迟控制：常规延迟控制赋值内嵌延迟控制零延迟控制常规延迟控制：位于赋值语句的左边，用于指定一个非零延迟值parameterlatency=20;parameterdelta=2;regx,y,z,p,q;initialbeginx=0;#10y=1;#latencyz=0;#(latency+delta)

p=1;#y

x=x+1;#(4:5:6)q=0;end内嵌赋值延迟控制：放在赋值符的右边regx,y,z;initialbeginx=0;z=0;y=#5x+z;endinitialbeginx=0;z=0;temp_xz=x+z;#5y=temp_xz;end零延迟控制initialbeginx=0;y=0;endinitialbegin#0x=1;#0y=1;end四条赋值语句：x=0,y=0,x=1,y=1，都在仿真0时刻执行。由于后面两条语句x=1和y=1具有零延迟（#0），因此它们将被安排在最后面执行。因此，在仿真0时刻结束时，x和y的值都为18.3.2基于事件的时序控制有4种类型的事件控制：常规事件控制OR事件控制电平敏感时序控制命名事件控制基于常规事件控制、OR事件控制的语句用来对电路进行数据流和RTL建模描述组合逻辑电路和时序逻辑器件，如D触发器、RAM等命名事件控制关键字：event触发事件符号：->判断事件发生符号：@eventreceived_data;定义事件always@(posedgeclock)beginif(last_data_packet)->received_data;触发数据endalways@(received_data)

事件触发data_buf={data_pkt[0],data_pkt[1],data_pkt[2],data_pkt[3]};电平敏感时序控制关键字：wait电平敏感的条件为真

alwayswait(count_enable)#20count=count+1;仿真器一直监视count_enable的值。如果其值为0，则不执行后面的语句，仿真

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