半导体存储器课件

4.1

記憶體概述

記憶體是電腦系統中具有記憶功能的部件，它是由大量的記憶單元(或稱基本的存儲電路)組成的,用來存放用二進位數表示的程式和數據。記憶單元是一種能表示二進位“0”和“1”的狀態並具有記憶功能的物理器件，如電容、雙穩態電路等。一個記憶單元能夠存儲二進位的一位。由若干記憶單元組成一個存儲單元、一個存儲單元能存儲一個字，字有4位、8位、16位等稱之為字長，字長為8時，稱一個位元組。實際上存儲系統是快慢搭配，具有層次結構的，如圖4.1所示。速度快容量小速度慢容量大寄存器內部Cache外部Cache主記憶體輔助記憶體大容量輔助記憶體圖4.1微機存儲系統的層次結構CPU記憶體操作：

讀操作，非破壞性。

寫操作，破壞性。記憶體的職能：

資訊交換中心。

數據倉庫。一、記憶體分類1.內記憶體(記憶體或主存)

功能：存儲當前運行所需的程式和數據。

特點：CPU可以直接訪問並與其交換信

息，容量小，存取速度快。2.外存儲器(外存)

功能：存儲當前不參加運行的程式和數據。

特點：CPU不能直接訪問，配備專門設備才能進行交換資訊，容量大，存取速度慢。目前，記憶體使用的存儲介質有半導體器件，磁性材料，光碟等。一般把半導體記憶體晶片作為記憶體。由於半導體記憶體具有存取速度快、集成度高、體積小、功耗低、應用方便等優點，在此我們只討論半導體記憶體。半導體存儲器靜態隨機SRAM動態隨機DRAM一次性編程PROM可擦除EPROM紫外光擦除UREPROM電擦除EEPROM讀寫記憶體RAM只讀記憶體ROM雙極型MOS掩膜ROM可編程ROM

圖4.2半導體記憶體分類二、半導體記憶體的組成

半導體記憶體由地址寄存器，解碼電路、存儲體、讀/寫控制電路、數據寄存器、控制邏輯等6個部分組成。

AB地址寄存器MAR地址譯碼器存儲體M讀寫驅動器數據寄存器MDRDB……

控制邏輯啟動片選讀/寫圖4.3記憶體的基本組成1.存儲體

基本存儲電路是組成記憶體的基礎和核心，它用於存放一位二進位資訊“0”或“1”。若干記憶單元（或稱基本存儲電路）組成一個存儲單元，一個存儲單元一般存儲一個位元組，即存放8位二進位資訊，存儲體是存儲單元的集合體。

2.解碼驅動電路

該電路實際上包含解碼器和驅動器兩部分。解碼器的功能是實現多選1，即對於某一個輸入的地址碼，N個輸出線上有唯一一個高電平（或低電平）與之對應。

常用的地址解碼有兩種方式，即單解碼和雙解碼方式。

(1)

單解碼方式

單解碼方式是一個“N中取1”的解碼器，如圖4.4所示。解碼器輸出驅動N根字線中的一根，每根字線由M位組成。若某根字線被選中，則對應此線上的M位信號便同時被讀出或寫入，經輸出緩衝放大器輸出或輸入一個M位的字。

Ap-1

Ap-2

A1

A0

N取

1譯

碼

器基本存儲電路p個輸入M

位

位

線D0

D1

DM－1

N根字線

N=2p

個地址W0

W1

…………

選中的字線輸出M位Wn-1

輸

出

緩

沖

放

大

器

圖4.4單解碼尋址示意圖(2)

雙解碼方式

雙解碼方式採用的是兩級解碼電路。當字選擇線的根數N很大時，N=2p中的p必然也大，這時可將p分成兩部分，如：N=2p=2q+r=2q×2r=X×Y，這樣便將對N的解碼分別由X解碼和Y解碼兩部分完成。

A0

A1

A2

A3

A4

X0

X31

...W0,0

W31,0

W0,31

W31,31

Y0

Y31

基本存儲電路R/W控制Y(列)地址解碼及I/O控制數據輸入數據輸出A5

A6

A7

A8

A9

…X

(行)

地

址

譯

碼

器

圖4.5雙解碼結構示意圖

單解碼方式主要用於容量小的記憶體，雙解碼方式可大大減少解碼輸出選擇線的數目，適用於大容量的記憶體。3.地址寄存器

用於存放CPU訪問存儲單元的地址，經解碼驅動後指向相應的存儲單元。

4.讀/寫電路

包括讀出放大器、寫入電路和讀/寫控制電路，用以完成對被選中單元中各位的讀出或寫入操作。

5.數據寄存器

用於暫時存放從存儲單元讀出的數據，或從CPU或I/O端口送出的要寫入記憶體的數據。

6.控制邏輯

接收來自CPU的啟動、片選、讀/寫及清除命令，經控制電路綜合和處理後，產生一組時序信號來控制記憶體的讀/寫操作。

三、半導體記憶體晶片的主要技術指標1.存儲容量（存放二進位資訊的總位數）存儲容量=存儲單元個數×每個存儲單元的位數常用單位：MB、GB、TB其中：1kB=210B1M=210kB=220B1GB=210MB=230B1TB=210GB=240B2.存取時間存取時間又稱記憶體訪問時間。指啟動一次記憶體操作到完成該操作所需的時間

tA。3.存取週期存取週期是連續啟動兩次獨立的記憶體操作所需的最小的時間間隔TC，一般TC≥tA。4.可靠性可靠性指記憶體對電磁場及溫度等變化的抗干擾能力。5.其他指標體積、重量、功耗(包括維持功耗和操作功耗)。4.2隨機存取記憶體RAM一、靜態隨機記憶體SRAM圖4.6為6個MOS管組成的雙穩態電路。

圖4.6六管靜態RAM基本存儲電路Y地址解碼VccV7I/OV8I/OV3V4V5V2V6AV1BDiDiX地址解碼圖中V1V2是工作管，V3V4是負載管，V5V6是控制管，V7V8也是控制管，它們為同一列線上的存儲單元共用。特點：(1)不需要刷新，簡化週邊電路。

(2)內部管子較多，功耗大，集成度低。

典型的靜態RAM晶片

不同的靜態RAM的內部結構基本相同，只是在不同容量時其存儲體的矩陣排列結構不同。典型的靜態RAM晶片如Intel6116（2K×8位），6264（8K×8位），62128（16K×8位）和62256（32K×8位）等。

圖4.8為SRAM6264晶片的引腳圖，其容量為8K×8位，即共有8K（213）個單元，每單元8位。因此，共需地址線13條，即A12~A0；數據線8條即I/O8~I/O1、WE、OE、CE1、CE2的共同作用決定了SRAM6264的操作方式，如表4.1所示。

123456789101112131428272625242322212019181716156264NCA4A5A6

A7A8

A9A10A11A12I/O1I/O2I/O3GNDVCCWECE2A3A2A1OEA0CE1I/O8I/O7I/O6I/O5I/O4

表4.1

6264的操作方式I/O1~I/O8IN寫

0100IN寫

1100OUT讀

0101高阻輸出禁止1101高阻未選中×0××高阻未選中××1×I/O1~I/O8方式

WE

CE1CE2OE

圖4.8SRAM6264引腳圖DRAM的基本存儲電路(存儲單元)有單管和四管等結構，這裏僅介紹單管存儲單元的結構及存儲原理。二、動態隨機記憶體DRAM刷新放大器數據I/O線T1CS行選擇信號圖4.9單管DRAM基本存儲元電路T2列選擇

信號圖4.9為單管動態RAM的基本存儲電路，由MOS電晶體和一個電容CS組成。

特點：(1)每次讀出後，內容被破壞，要採取恢復措施，即需要刷新，週邊電路複雜。(2)集成度高，功耗低。

典型的動態RAM晶片

一種典型的DRAM如Intel2164。2164是64K×1位的DRAM晶片，片內含有64K個存儲單元，所以，需要16位地址線尋址。為了減少地址線引腳數目，採用行和列兩部分地址線各8條，內部設有行、列地址鎖存器。利用外接多路開關，先由行選通信號RAS選通8位行地址並鎖存。隨後由列選通信號CAS選通8位列地址並鎖存，16位地址可選中64K存儲單元中的任何一個單元。

圖4.10(a)Intel2164DRAM晶片引腳圖GNDDin

A7

A5

A4

A3

A6

Dout

VCCA0

A1

A2

NC2164116

89WERASCASA0~A7：地址輸入CAS：列地址選通RAS：行地址選通WE：寫允許Din：數據輸入Dout：

數據輸出Vcc：電源GND：地

圖4.10(b)Intel2164DRAM內部結構框圖DoutWEDin

CASRASA7

…

A1

A0

8位地址鎖存器128×128矩陣128個讀出放大器1/2列解碼128個讀出放大器128×128矩陣128×128矩陣128個讀出放大器1/2列解碼128個讀出放大器128×128矩陣4選1I/O門控輸出緩衝器行時鐘緩沖器列時鐘緩沖器寫允許時鐘緩沖器數據輸入緩衝器包含：(1)存儲體週邊電路

a.地址解碼器

b.讀/寫控制及I/O電路

c.片選控制CS二、RAM的組成4.3

只讀記憶體(ROM)ROM主要由地址解碼器、存儲矩陣、控制邏輯和輸出電路四部分組成（如圖4.11所示），與RAM不同之處是ROM在使用時只能讀出，不能隨機寫入。

輸出電路Y解碼存儲矩陣X譯碼控制邏輯地址碼···

D7D0它包含有

(1)地址解碼器

(2)存儲矩陣

(3)控制邏輯

(4)輸出電路

圖4.11ROM組成框圖一、掩膜ROM特點：(1)器件製造廠在製造時編制程式,用戶不能修改。(2)用於產品批量生產。(3)可由二極體和三極管電路組成。1.字解碼結構

圖4.12為二極體構成的4×4位的存儲矩陣，地址解碼採用單解碼方式，它通過對所選定的某字線置成低電平來選擇讀取的字。位於矩陣交叉點並與位線和被選字線相連的二極體導通，使該位線上輸出電位為低電平，結果輸出為“0”，否則為“1”。

RRRRVCC1234字線位4位3位2位1輸出數據位圖4.12二極體ROM二極體ROM陣列4321位字12340000001101011010用MOS三極管取代二極體便構成了MOS

ROM陣列字線1字線2字線3字線4字地址譯碼器VDDD4D3D2D1A1A000011011位線1位線2位線3位線44321位字12340010110111100100D4D3D2D1圖4.13MOS管ROM陣列

從二極體ROM和MOSROM的介紹可知，這種存儲矩陣的內容完全取決於晶片製造過程，而一旦製造好以後，用戶是無法變更的。

2.複合解碼結構

如圖4.14是一個1024×1位的MOSROM電路。10條地址信號線分成兩組，分別經過X和Y解碼，各產生32條選擇線。X解碼輸出選中某一行，但這一行中，哪一個能輸出與I/O電路相連，還取決於Y解碼輸出，故每次只選中一個單元。

A5A6A7A8A9A0A1A2A3A4

VCC……

…

圖4.14複合解碼的MOSROM電路3.雙極型ROM電路

雙極型ROM的速度比MOSROM快，它的取數時間約為幾十ns，可用於速度要求較高的微機系統中。圖4.15是一種雙極型ROM的結構圖，容量為256×4位。

A0A1A2A3A4

A5A6A7

圖4.15一種雙極型ROM的結構圖

存儲單元的工作原理仍為當某一行被選中時，連到存儲管子的基極信號為“1”，各列若有管子與此選擇線相連，則管子導通，輸出為“0”，在輸出電路中經過反相，實際輸出為“1”；若沒有管子與此選擇線相連，則存儲矩陣輸出為“1”，經過輸出電路反相，輸出為“0”。二、可編程ROM(PROM)

可編程ROM（PROM）是一種允許用戶編程一次的ROM，其存儲單元通常用二極體或三極管實現。圖4.16所示存儲單元的雙極型三極管的發射極串接了一個可熔金屬絲，出廠時，所有存儲單元的熔絲都是完好的。編程時，通過字線選中某個電晶體。若準備寫入1，則向位線送高電平，此時管子截止，熔絲將被保留；若準備寫入0，則向位線送低電平，此時管子導通，控制電流使熔絲燒斷，不可能再恢復，故只能進行一次編程。

圖4.16熔絲式PROM的基本存儲結構特點：(1)出廠時裏面沒有資訊。(2)用戶根據自己需要對其進行設置(編程)。(3)只能使用一次，一旦進行了編程不能擦除片內資訊。

三、可擦除、可編程ROM（EPROM）

在實際工作中，一個新設計的程式往往需要經歷調試、修改過程，如果將這個程式寫在ROM和PROM中，就很不方便了。EPROM是一種可以多次進行擦除和重寫的ROM。

圖4.17EPROM的基本存儲電路和FAMOS結構PPSDSIO2SIO2+++N基底源極漏極多晶矽浮置柵字選線浮置柵場效應管位線(a)EPROM的基本存儲結構(b)浮置柵雪崩注入型場效應管結構特點：(1)可以多次修改擦除。(2)EPROM通過紫外線光源擦除(編程後，窗口應貼上不透光膠紙)。(3)E2PROM電可擦除。

典型的EPROM晶片

常用的典型EPROM晶片有：2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）、27512（64K×8）等。

Intel-2764晶片是一塊8K×8bit的EPROM晶片，如圖所示：允許輸出和片選邏輯CEA0~A12

Y解碼X解碼輸出緩衝Y門8K

8位

存儲矩陣…

OE數據輸出...·

·

·

·

·

·

2764結構框圖VCCPGMNC

A8A9A11OEA10CE

D7D6D5D4D3

123456789101112131428272625242322212019181716152764VPPA12A7A6

A5A4

A3A2A1A0D0D1D2GND封裝及引腳2764封裝圖

A0～A12地址輸入，213=8192=8K

D0～D7雙向數據線

VPP

編程電壓輸入端

OE輸出允許信號

CE片選信號

PGM編程脈衝輸入端，讀數據

時，PGM=1操作方式讀輸出禁止備用(功率下降)編程禁止編程Intel編程校驗Intel識別字CEOEPGMA9VppVcc輸出LLHHLLLLLHXXHHLLHHXXLLHHXXXXXXXHVccVccVccVccVccVccVccVccVccVccVccVppVppVppVppVccDOUT高阻高阻高阻DINDINDOUT

編碼2764操作方式2764中第26腳為NC，若改為A13，則為27128晶片封裝圖，27128是一塊16K×8bit的EPROM晶片，其操作與2764相同。注意:四、電可擦除可編程ROM（EEPROM）

E2PROM是一種線上（即不用拔下來）可編程只讀記憶體，它能像RAM那樣隨機地進行改寫，又能像ROM那樣在掉電的情況下所保存的資訊不丟失，即E2PROM兼有RAM和ROM的雙重功能特點，如圖4.18所示。

E2PROM的另一個優點是擦除可以按位元組分別進行（不像EPROM擦除時把整個片子的內容全變為“1”）。

圖4.18E2PROM結構示意圖+VG

+VD

五、Flash記憶體

閃速記憶體（FlashMemory）是一種新型的半導體記憶體，由於它具有可靠的非易失性、電擦除性以及低成本，對於需要實施代碼或數據更新的嵌入式應用是一種理想的記憶體，而且它在固有性能和成本方面有較明顯的優勢。

※

閃速記憶體可實現大規模電擦除。

※

閃速記憶體的擦除功能可迅速清除整個器件中所有內容。※

閃速記憶體可以被擦除和重新編程幾十萬次而不會失效。

特點：固有的非易失性

它不同於靜態RAM，不需要備用電池來確保數據存留，也不需要磁片作為動態RAM的後備記憶體。

(2)經濟的高密度

Intel的1M位閃速記憶體的成本按每位計要比靜態RAM低一半以上。閃速記憶體的成本僅比容量相同的動態RAM稍高，但卻節省了輔助記憶體（磁片）的額外費用和空間。

特點：(3)可直接執行

由於省去了從磁片到RAM的加載步驟，查詢或等待時間僅決定於閃速記憶體，用戶可充分享受程式和文件的高速存取以及系統的迅速啟動。

(4)固態性能

閃速記憶體是一種低功耗、高密度且沒有移動部分的半導體技術。可攜式電腦不再需要消耗電池以維持磁片驅動器運行，或由於磁片組件而額外增加體積和重量。用戶不必再擔心工作條件變壞時磁片會發生故障。

4.4記憶體與CPU的介面技術數據匯流排控制匯流排CPU地址匯流排

存

儲

器圖4.19CPU與記憶體連接示意圖一、記憶體與CPU的連接(一)記憶體與CPU連接時應注意問題1.CPU匯流排的負載能力。(1)直流負載能力

一個TTL電平(2)電容負載能力

100PF由於記憶體晶片是MOS器件，直流負載很小，它的輸入電容為5－10PF。所以a.小系統中，CPU與記憶體可直連，b.大系統常加驅動器,在8086系統中,常用8226、

8227匯流排收發器實現驅動。2.

CPU的時序和記憶體晶片存取速度的配合選擇記憶體晶片要盡可能滿足CPU取指令和讀寫記憶體的時序要求。一般選高速記憶體，避免需要在CPU有關時序中插入TW，降低CPU速度，增加WAIT信號產生電路。3.記憶體的地址分配和選片問題。(1)確定整機存儲容量。(2)整機存儲容量在整個存儲空間的位置。(3)選用記憶體晶片的類型和數量。(4)劃分RAM、ROM區，地址分配，畫出

地址分配圖。一般指記憶體的WE、OE、CS等與CPU的RD、WR等相連，不同的記憶體和CPU連接時其使用的控制信號也不完全相同。4.控制信號的連接(二)片選信號的產生

單片的記憶體晶片的容量是有限的，整機的記憶體由若干晶片組成，應考慮到：1.地址的分配。2.記憶體晶片的選擇(片選)CPU對記憶體操作時，先進行片選，再從選中晶片中根據地址解碼選擇存儲單元進行數據的存取。記憶體空間的劃分和地址編碼是靠地址線來實現的。對於多片記憶體晶片構成的記憶體其地址編碼的原則是：

一般情況下，CPU能提供的地址線根數大於記憶體晶片地址線根數，對於多片6264與8086相連的記憶體，A0～A12作為片內選址，A13～A19作為選擇不同的6264。1.低位片內選址2.高位選擇晶片(片選)1.線選法：CPU中用於“選片”的高位地址線(即記憶體晶片未用完地址線)若一根連接一組晶片的片選端，該根線經反相後，連接另一組晶片的片選端，這樣一條線可選中兩組晶片，這種方法稱之為線選法。片選信號產生的方法

另一種常用的線選法是用高位地址的每一根線去分別控制各組晶片的片選端，如下圖所示：

晶片

A19~A15A14A13A12~A0一個可用的地址範圍

甲

×××××

10全0~全104000H~05FFFH

乙

×××××

01全0~全102000H~03FFFHA12~A0

2764（甲）2764（乙）A14

A13

CECE

圖4.20為線選法的例子，令A13和A14分別接晶片甲和乙的片選端。可能的選擇只有10（選中晶片甲）和01（選中晶片乙）。

圖4.20線選法A19~A15因未參與對2個2764的片選控制，故其值可以是0或1（用x表示任取），這裏，假定取為全0，則得到了兩片2764的地址範圍如圖中所示，顯然2片2764的重疊區各有25=32個。

全解碼法中，對剩餘的全部高位地址線進行解碼稱為全解碼法。a.解碼電路複雜。b.每組的地址區間是確定的、唯一的。特點：2.全解碼法：

圖4.21為全解碼的2個例子。前一例採用門電路解碼，後例採用3~8解碼器解碼。3~8解碼器有3個控制端：G1，G2A，G2B，只有當G1=1，G2A=0，G2B=0，同時滿足時，解碼輸出才有效。究竟輸出(Y0~Y7)中是哪個有效，則由選擇輸入C、B及A三端狀態決定。CBA=000時，Y0有效，CBA=001時，Y1有效，依此類推。單片2764（8K×8位，EPROM）在高位地址A19~A13=0000110時被選中。圖4.21全解碼法G2A

G1

G2BY6

74LS138A16a.解碼電路較複雜。b.每組的地址區間不唯一，有地址重疊。

在解碼法中，只對剩餘的高位地址線的某幾根進行解碼，稱為部分解碼法。關於部分解碼法例題見後面內容。特點：3.部分解碼法(局部解碼法)：

圖4.22所示的電路，採用部分解碼對4個2732晶片（4K×8位，EPROM）進行尋址。解碼時，未使用高位地址線A19、A18和A15。所以，每個晶片將同時具有23=8個可用且不同的地址範圍（即重疊區）。

晶片

A19~A15A14~A12A11~A0一個可用地址範圍

1××00×000全0~全100000~00FFFH2××00×001全0~全101000~01FFFH3××00×010全0~全102000~02FFFH4××00×011全0~全103000~03FFFH圖4.22部分解碼2732(1)2732(4)2732(2)2732(3)CECECECEY0Y1Y2Y3G1G2AG2BCBAM/IOA16A17A14A13A12A11~A01.

8086記憶體組織記憶體中，任何兩相鄰的位元組被定義為一個字，構成字的兩個位元組都有各自的位元組地址。(1)字的地址：字的高位元組放高地址，低位元組放低

地址，低位元組的地址作為字的地址

(2)字的存放方式：

a.非規則存放:若一個字從奇數地址開始存放

b.規則存放:若一個字從偶數地址開始存放

(3)字的存放原則：規則存放

二、簡單的8086記憶體子系統的設計圖4.23字的規則存放和非規則存放字的規則存放字的非規則存放記憶體地址

00200H00201H00202H00203H00204H00205H00206H···

···

34H12H位元組變數78H56H位元組變數為了實現規則存放，將8086的1MB存儲空間分成兩個512KB的存儲體，具體為：

(1)

偶數存儲體與8086的D0～D7相連。(2)

奇數存儲體與8086中D8～D15相連。(3)

A1～A19用來同時訪問兩個存儲體的位元組單元。(4)

A0和BHE(高8位數據匯流排允許)信號用來選擇存儲體。圖4.24存儲體與匯流排的連接DBD15~D8

D7~D0

奇存儲體A0ABBHEA19~A1偶存儲體CSA19~A1D7~D0

CSA19~A1D7~D0

8086CPU訪問(讀或寫)記憶體由信號BHE和A0組合形成，見表4.2。

表4.