集成电路EDA开发与应用：集成电路版图设计 课件 项目二 与非门、或非门芯片设计

任务2.1二输入与、或非门模块电路及版图设计与、或非门集成电路版图设计2.1.1二输入与非门模块电路

PMOSNMOSPMOS：低通高止NMOS：高通低止等效反相器设计法与非门中各MOS管的尺寸计算可采用等效反相器设计法，具体方法是：将与非门中的串联NMOS管等效为反相器中的NMOS管，将并联的PMOS管等效为反相器中的PMOS管。考虑到NMOS管是串联结构，为保持下降时间不变，M3和M4的等效电阻必须缩小一半，即它们的宽长比必须比反相器中的NMOS的宽长比增加一倍，即(W/L)M3，M4=2(W/L)N。考虑到二输入与非门的输入端A和B只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在只有一个PMOS管导通的情况下，仍能获得所需的上升时间，要求M1和M2的宽长比与反相器中PMOS管相同，即(W/L)M1，M2=(W/L)P。2.1.2二输入与非门版图设计二输入与非门电路中NMOS管串联结构：(a)线路图(b)基本版图构造二输入与非门电路中NMOS管串联结构的版图：(a)源漏相连(b)相同端点合并（源-漏共用）2.1.2二输入与非门版图设计二输入与非门电路中PMOS管并联结构：(a)电路(b)版图二输入与非门电路中PMOS管(a)源漏对调(b)并联结构版图2.1.2二输入与非门版图设计其中PMOS晶体管长均为0.6μm，宽均为4μm；NMOS晶体管长均为0.6μm，宽均2μm2.1.3二输入或非门模块电路

低通高止高通低止2.1.4二输入或非门版图设计其中PMOS晶体管长均为0.6μm，宽均为4μm；NMOS晶体管长均为0.6μm，宽均2μm任务2.2复合逻辑门模块模块电路及版图设计优化设计、棍棒图、欧拉路径集成电路版图设计2.2.1复合逻辑门模块电路设计--复合逻辑门的优化设计由18个MOS器件构建的复合逻辑门电路复合逻辑门的优化设计要想使电路最简单，必须首先对逻辑函数进行化简。根据反演律：再根据分配律得到：最终，原式就可以变为=CMOS逻辑门电路构成原则CMOS逻辑门电路由PMOS上拉网（PUN）和NMOS下拉网（PDN）构成。PMOS上拉网和NMOS下拉网互为对偶，其构成原则是：①在PDN中，由NMOS管构成逻辑F，串联表示与逻辑，并联表示或逻辑。②在PUN中，由PMOS管构成逻辑F，并联表示与逻辑，串联表示或逻辑。③电路的总输出是

。小知识2.2.1MOS晶体管的复联版图设计--MOS晶体管的复联版图设计（先串后并）MOS晶体管与或复联电路图与简易版图(a)电路图(b)简易版图2.2.1MOS晶体管的复联版图设计--MOS晶体管的复联版图设计（先并后串）MOS晶体管或与复联电路图与简易版图(a)电路图(b)简易版图2.2.2棍棒图设计法在CMOS中，NMOS晶体管生长在P型硅上，而PMOS则生长在N型硅上。

要实现两者的共存，必须在硅衬底上打造一块反型区域，即“阱”。根据阱的类型，CMOS工艺又细分为P阱、N阱及双阱三类。其中，N阱CMOS工艺因其简便的工艺和优越的电路性能，得到了广泛的应用。N阱CMOS工艺2.2.2棍棒图设计法因为P型器件必须放置在N阱里，而这些P型器件通常又会以某种方式连接到一起，因此在CMOS版图设计时通常将所有的P型器件放在一个共用的N阱里。这是因为设计规则规定的N阱与N阱间距远大于晶体管与晶体管之间的间距，而采用共用N阱技术还可以减小电路的版图面积。类似地，N型器件也被放置在一块共用地区域里，这区域或是P阱，或是P型衬底。因采用共用区域，所有的P型器件通常是紧挨在一起，所有的N型器件也是紧挨在一起。N阱P衬底2.2.2棍棒图设计法用一条水平的棍棒图形来表示P型有源区并使其位于图的顶部，以另一条水平的棍棒图形表示N型有源区并使其位于图的底部。在棍棒图中，多晶硅、有源区以及连线都可以用一条简单的线来表示，一条多晶硅与一个有源区交叉的时候就表示了一个晶体管，两条平行的竖线表示此处的有源区断开。2.2.2棍棒图设计法以上设计并不理想，可试着调整源漏端点，尽可能实现源漏共用，去除断开点。根据原理图直接构造的棍棒图布局

调整源漏端点后实现更理想的布局2.2.2棍棒图设计法完成源漏共用，形成初始布局后，接下来连接其他的端子，其中栅之间采用短的多晶硅连接，接触孔用符号“×”表示连接器件端点完成棍棒图2.2.2棍棒图设计法从完成的棍棒图（左图）发现，最后一对晶体管，如果将它翻转可以去除布线交叉，进一步改善设计后，最终棍棒图如右图所示。进一步改善后的棍棒图连接器件端点完成棍棒图训练2.2.3欧拉路径

将上拉下拉网络中的每个晶体管用一条线表示每个节点用一顶点表示，并将上拉网络和下拉网络分离（采用欧拉路径法正确地合并源漏区，减小版图面积）MOS晶体管复合逻辑门电路图及网络(a)电路图(b)PMOS上拉网络(c)NMOS下拉网络2.2.3欧拉路径

欧拉路径是指该路径经过图的每一条边且仅经过一次。在下拉网络和上拉网络中找一条具有相同标号顺序的欧拉路径，即在两个线图中找一个共同的欧拉路径。在两个线图中有相同的序列(E-D-A-B-C)，即欧拉路径。NMOS晶体管网络和PMOS晶体管网络中共同的欧拉路径2.2.3欧拉路径

多晶硅栅极序列可以根据这个欧拉路径排序，简化的棍棒图如上图所示。其优点在于具有紧凑的版图面积，信号通道简单。NMOS晶体管网络和PMOS晶体管网络中共同的欧拉路径按欧拉路径（E-D-A-B-C）排序的CMOS晶体管复合逻辑门简化棍棒图2.2.4实战训练：AOI22电路图及版图设计AOI22（And-Or-Invert，AOI）实现的逻辑表达式为按命名与其对应的逻辑关系类推，AOI21实现的逻辑表达式为AOI31实现的逻辑表达式为AOI211实现的逻辑表达式为2.2.4实战训练：AOI22电路图及版图设计根据CMOS逻辑门电路构成原则：在NMOS构成的下拉网中，由NMOS管构成逻辑F，串联表示与逻辑，并联表示或逻辑；在PMOS构成的下拉网中，由PMOS管构成逻辑F，串联表示与逻辑，并联表示或逻辑；电路的总输出是

。AOI22的电路结构图2.2.4实战训练：AOI22电路图及版图设计在两个线图中具有相同的序列（B-A-C-D）。AOI22的电路结构图AOI22电路(a)上拉PMOS晶体管网络(b)下拉NMOS晶体管网络共同的欧拉路径2.2.4实战训练：AOI22电路图及版图设计在两个线图中具有相同的序列（B-A-C-D）AOI22电路(a)上拉PMOS晶体管网络(b)下拉NMOS晶体管网络共同的欧拉路径AOI22电路的棍棒图其中PMOS晶体管长均为0.6um，宽均为4μm；NMOS晶体管长均为0.6um，宽均为2μm。2.2.4实战训练：AOI22电路图及版图设计任务2.3与非门、或非门芯片电路及版图设计74HC1G02、74AHC1G00芯片版图设计集成电路版图设计2.3.1实战训练：或非门芯片74HC1G02版图设计

或非门芯片电路结构缓冲器可增大驱动能力，改善延迟2.3.2实战训练：或非门芯片74HC1G02版图设计

或非门芯片电路图其中PMOS晶体管长均为0.6um，宽均为4μm；NMOS晶体管