边沿触发器课件

邊沿觸發器為了提高觸發器的抗干擾能力，希望觸發器的次態僅僅取決於CP信號的沿（上升沿和下降沿）到達時刻輸入信號的狀態，而在此之前和之後輸入狀態的變化對次態沒有影響。維持-阻塞邊沿D觸發器CMOS主從結構邊沿觸發器利用傳輸延遲時間的邊沿觸發器1§5.3.1維持—阻塞邊沿D觸發器置1維持線置0維持線&&&&Q&&QCPSRG1G2G3G4G5G6S’R’置0阻塞線置1阻塞線0102§5.3.1維持—阻塞邊沿D觸發器單端輸入置1維持線置0維持線&&&&Q&&QCPRG1G2G3G4G5G6S’R’置0阻塞線D置1阻塞線3§5.3.1維持—阻塞邊沿D觸發器電路圖符號QQC11DRSSDRDCPD國標符號國標符號“>”表示單元觸發動作4DQn+100011011Qn0激勵表101§5.3.1維持—阻塞邊沿D觸發器特性方程（狀態方程）與狀態表狀態轉移圖與激勵表DQn+1狀態表0110CP

5§5.3.1維持—阻塞邊沿D觸發器動態特性建立時間保持時間傳輸延遲最高時鐘頻率6§5.3.1維持—阻塞邊沿D觸發器動態特性建立時間電路特點：CP是加在G3和G4上的；

CP

到達前，G5和G6的輸出必須穩定地建立；

D端的輸入信號必須先於CP的上升沿到達；

7§5.3.1維持—阻塞邊沿D觸發器動態特性保持時間為了實現邊沿觸發，應保證CP=1期間G6的輸出始終不變；或者使G6的變化受到輸入控制門的封鎖。考慮阻塞線置1阻塞置0阻塞0111018§5.3.2CMOS主從結構邊沿觸發器電路結構CP=0時，TG1接通，TG2關閉，主觸發器接收輸入信號，Q’=D；CP=0時，TG4接通，TG3關閉，輸出維持不變(從)。當CP從0變成1，上升沿……9§5.3.2CMOS主從結構邊沿觸發器CP由0變1時，TG1關閉，TG2接通，G1門輸入端電容存儲，被切斷前!Q’的狀態被主觸發器保存;CP=1，TG3接通，TG4關閉，輸出維持不變（主）。上升沿觸發，即“輸入輸出複合”；但“主從複合”在上升沿。改變CP信號極性，可構成下降沿觸發。電路結構（全）CP=0時，TG1接通，TG2關閉，主觸發器接收輸入信號，Q’=D；CP=0時，TG4接通，TG3關閉，輸出維持不變(從)。10§5.3.3利用傳輸延遲時間的邊沿觸發器電路結構G1、G2組成基本RS觸發器，G3、G4為導引門，其延遲時間大於基本RS觸發器翻轉時間。注意B和B’門。11§5.3.3利用傳輸延遲時間的邊沿觸發器CP=1期間：12§5.3.3利用傳輸延遲時間的邊沿觸發器CP由1變0時，首先封鎖B、B’兩個與門，基本RS觸發器等效為：由於延遲時間大，CP下跳時，G3、G4門的輸出還沒有變化，由基本RS觸發器特性方程：此後，G3、G4門也被封鎖，J、K的變化不再起作用。CP下降沿觸發。PP’13討論電平觸發v.s.主從觸發v.s.JK主從v.s.

邊沿觸發電平觸發多次翻轉；主從觸發從觸發器的狀態不會多次翻轉，輸出狀態在一個時鐘週期（相位從下降沿開始）內穩定不變；主觸發器仍可能多次翻轉；主從JK觸發一次性改變：一個CP內主觸發器可以改變一次，也只能改變一次；邊沿觸發——為了提高觸發器的可靠性，增強抗干擾能力，希望觸發器的次態僅僅取決於CP信號下降沿（或上升沿）到達時刻輸入信號的狀態；在此之前和之後，輸入信號的變化對觸發器的次態沒有影響。14討論動態特性（回顧）基本RS同步RS主從JK維阻D