第4章 组合逻辑电路

组合逻辑电路组合逻辑电路的特点任何时刻输出仅和当前时刻的输入有关，而与以前各时刻的输入无关；逻辑门构成，没有存储元件，信号是单向流动的，没有从输出到输入的反馈通路

可以是多输入、多输出的，输出和输入之间的关系可以用一组逻辑函数表示：组合逻辑电路的分析方法根据给定的逻辑电路图，分析输入和输出之间的关系，判断电路实现的逻辑功能例：分析如图所示逻辑电路图的逻辑功能

(1)由电路图得逻辑表达式分析组合逻辑电路的功能

(2)由逻辑表达式得真值表(3)功能分析输入为奇数个1，输出S

为1

因此该电路为一个全加器电路

分析下图所示逻辑电路的功能解：(1)由电路图得表达式(2)列出真值表(3)分析功能自然二进制码格雷码00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000是自然二进制码至格雷码的转换电路组合逻辑电路设计分析逻辑问题，确定输入和输出，把输入和输出的状态用0和1表示根据逻辑问题的因果关系，列出逻辑真值表根据真值表，写出逻辑函数式,对逻辑函数式进行变换和化简由逻辑函数式画出逻辑电路图设计举例：用基本逻辑门设计一个交通灯错误报警器000001010011100101110111RYGF00011111交通灯错误报警器RYGF最大项之积

最小项之和设计举例：用基本逻辑门设计一个交通灯错误报警器逻辑电路图

常用的基本逻辑功能定值：把一个或多个变量固定为0或1使能：允许信号从输入传递到输出，通常会附加使能信号EN，用它来决定输出是否被使能

多路选择器（multiplexer）

MUX2-1选择器

00000010010101111000101111001111

MUX2-1选择器

MUX4-1选择器功能要求S1S0Y00A01B10C11DS1S0ABCDY00000000000011001111101

0000001

0001001

1111110000001000010101111111

0000011

0001011

11111…………真值表

MUX4-1选择器功能要求S1S0Y00A01B10C11D

00011011直接观察功能表写逻辑式当S1S0=00，当S1S0=01，当S1S0=10，当S1S0=11，Y=(1)A

+(0)B

+(0)C

+(0)D=

AY=(0)A

+(1)B

+(0)C

+(0)D=

B

Y=(0)A

+(0)B

+(1)C

+(0)D=

C

Y=(0)A

+(0)B

+(0)C+(1)D=

D

电路图

多bit多路选择器

A中每一位的选择控制都相同B中每一位的选择控制都相同设计MUX8-1选择器，写出Y的逻辑式A2A1A0D0D1D2D3D4D5D6D7

Y8-1MUXY0000D00001D10010D20011D30100D40101D50110D60111D71xxx0

000001010011100101110111动手做一做从MUX2-1，MUX4-1，到MUX8-1，MUX16-1

00011011表达式为最小项与不同的选择信号组合，Mux4-1可由Mux2-1级联而来S1S000001111YABCD利用Mux4-1实现Mux16-1Y0000000100100011010001010110011110001001101010111100110111101111利用Mux4-1实现Mux8-1SA2A1A0Y0000D00001D10010D20011D30100D40101D50110D60111D71xx

x0S添加S选通信号有两种方法S无效时，上下部分都无效S无效时，直接使输出无效用多路选择器实现逻辑函数ABCY00000011010101101001101011001111Y函数真值表A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7MUX8-1功能表A2A1A0D0D1D2D3D4D5D6D78-1MUXYABC01101001Y

F函数真值表列出真值表对比4-1Mux将变量作为选择信号对应真值表确定输入信号处理其他控制信号，如选通信号

000011101110

F函数真值表0000001101010110100001010110111111

编码器（特定含义：规则、顺序）二进制代码某种事件编码译码PC机∙∙∙∙按键编码器编码器把输入信号转换为特定的编码，用输出的编码来表示相应的输入信号。

普通二进制编码器例

设计一个4－2编码器高有效高有效

输入

输出

I0

I1

I2

I3

Y1

Y0

10

0

001

0

000

1

000

0

1

0

00

11

01

1

×0x0

1xxx

xxxx

1xxxY1

I3I2I1I00001111000011110Y1=I3+I2

×0x1

0xxx

xxxx

1xxxY0

I3I2I1I00001111000011110Y0=I3+

I1功能要求根据真值表画K图及化简逻辑函数I3I2I1I0Y1Y00000XX0001000010010011XX0100100101XX0110XX0111XX1000111001XX1010XX1011XX1100XX1101XX1110XX1111XX真值表普通二进制编码器画逻辑电路图Y1=I3+I2Y0=I3+

I1用两个二输入或门可以实现问题：1.没有按键按下时，

Y1Y0=?

2.如果同时有两个有效，Y1Y0=?Y1Y0=00和I1被按下时的输出相同例：I2和I1同时按下Y1Y0=11普通编码器的限制条件：任何时候只允许一个输入有效错误编码编码结果有模糊无法区分的情况优先编码器例：设计一个4－2优先编码器输入输出0000dd000100001X0101XX10真值表画K图及函数化简当两个输入同时有效时，输出是优先级高的那个输入的编码。

优先编码器问题：没有按键按下时，Y1Y0=?

0000dd00001001001X01101XX1011XXX111

逻辑电路图译码器将二进制码变换（翻译）成具有某种特定含义的一组信号编码器

译码器n位的输入码m位的输出码二进制译码器二-十译码器显示译码器1234567LED1~LED72-4译码器例：设计2－4

译码器真值表观察真值表，直接写逻辑函数

000001010010100100111000带使能的2-4译码器例：设计2-4译码器，增加控制信号

真值表逻辑电路图低有效的2-4译码器例：设计输出低有效的2-4译码器，控制信号低有效

1XX11110001110001110101010110110111逻辑电路图真值表用小译码器实现大译码器例：用两个2-4译码器构成一个3-8译码器0XXX00000000100000000001100100000010101000000100101100001000110000010000110100100000111001000000111110000000高位A2=0

低位A1A0，是一个2-4译码器D3~D0高位A2=1

低位A1A0，是一个2-4译码器D7~D4用小译码器实现大译码器例：用两个2-4译码器构成一个3-8译码器

用小译码器实现大译码器例：用五个2-4译码器构成一个4-16译码器例：用两个3-8译码器构成一个4-16译码器用译码器实现逻辑函数

可以用译码器和一个或门来实现任意逻辑函数全加器电路输出的逻辑函数式可以表示为：

要产生三个变量的全部最小项需要3-8译码器例：用译码器实现1-bit全加器七段数码管显示译码器不同段的亮或暗组合就显示出不同的数字七段数码管显示译码器例：共阴连接七段数码管显示译码器

显示译码器输入输出显示00011000000LED100100100000LED200110010000LED301000001000LED401010000100LED501100000010LED601110000001LED70111~11110000000灭4位7位1234567LED1~LED7信息表示驱动信号1~7循环亮，流水灯比较器用来比较两个二进制数的数值大小

比较器2-bit比较器0000001000101000100100011010010010001010010110010011101010001001001100101000110110101100100110110011101001111001真值表

比较器2-bit比较器

逻辑电路图3-bit、4-bit比较器如何设计？比较器4-bit无符号数比较器A3A2A1A0B3B2B1B0Y(A<B)Y(A=B)Y(A>B)110111000011位数值比较：A,B比较有三种可能结果多位数值比较从高位比起，只有高位相等，才比较下一位。4-bit比较器：A>BA3B3A2B2A1B1A0B0Y(A>B)Y(A=B)Y(A<B)10XXXXXX10001XXXXXX001A3=B310XXXX10001XXXX001A2=B210XX10001XX001A1=B11010001001A0=B0010

4-bit比较器：A<BA3B3A2B2A1B1A0B0Y(A>B)Y(A=B)Y(A<B)10XXXXXX10001XXXXXX001A3=B310XXXX10001XXXX001A2=B210XX10001XX001A1=B11010001001A0=B0010

4-bit比较器：A=BA3B3A2B2A1B1A0B0Y(A>B)Y(A=B)Y(A<B)10XXXXXX10001XXXXXX00110XXXX10001XXXX00110XX10001XX0011010001001A3=B3A2=B2A1=B1A0=B0010

4-bit比较器

逻辑电路图自顶向下的设计对于比较小的电路组合逻辑电路设计基本方法对于比较大、比较复杂的电路自顶向下（Top-Down）的设计方法列出真值表逻辑函数式逻辑电路图设计规范功能1子功能1子功能2功能2子功能3设计规范开始功能分解功能分解加法器要求：二进制数加法器能够实现两个n-bit二进制数相加端口:

输入：A[n-1:0]、B[n-1:0]

输出：和S[n-1:0]、进位输出Co被加数加数和进位4-bit加法n-bit加法每一位相加的过程都类似来自前一位的进位向下一位的进位层次化设计复杂数字系统，其电路分解成多个模块（block/module）模块之间相互连接构成电路模块可以继续分解成基本模块1-bit全加器1-bit半加器串行进位加法器—nbit加法器结构逐位相加、串行进位串行进位加法器基本模块—半加器设计真值表输入：A、B输出：和S、进位Co输出逻辑函数

0000011010101101逻辑电路图串行进位加法器基本模块—全加器设计输入：A、B、Cin输出：和S、进位Co0000000110010100110110010101011100111111真值表

卡诺图逻辑函数式

串行进位加法器基本模块—全加器设计逻辑电路图

全加器也可以用两个半加器来实现串行进位加法器用全加器实现4位二进制数相加A3A2A1A0B3B2B1B0

COS3S2S1S0注意:Ci=0串行进位加法器全加器用级联的方式连接最低位产生的进位，经过多个全加器传递到最高位结构化设计子功能模块—1bit全加器整个电路结构—子模块组合构成串行进位加法器串行进位加法器仿真波形低位向高位进位低位向高位进位串行进位加法器性能电路常见的性能指标：速度（延时）、面积（硬件开销）