基于CPLD＋单片机的等精度数字频率计设计

基于CPLD＋单片机的等精度数字频率计设计摘要传统直接测频法存在测量误差随被测信号频率降低而显著增大的缺陷，等精度测频可以保证在整个测量频段内，测量相对误差基本恒定。本系统采用单片机（STC89C52/STC12C5A60S2）完成人机交互、数据运算与控制，CPLD（EPM240T100C5）实现核心等精度计数逻辑，二者分工协作。CPLD负责门控信号产生、标准时钟计数、被测脉冲计数；单片机读取两组计数值，计算频率、周期，驱动LCD1602/OLED显示，同时完成按键设置、量程切换。该方案兼顾高速计数性能与灵活控制能力，测量精度高、量程宽，适合教学与工程应用。关键词：等精度测频；CPLD；单片机；频率计；Verilog一、方案总体设计1.等精度测频原理等精度核心思想：闸门时间不是固定值，而是被测信号周期的整数倍。设：fx：被测信号频率，Nfs：标准参考时钟频率，Nf相对误差：Δfx/fx测量流程：单片机下发预设闸门时间指令给CPLD；CPLD等待被测信号上升沿到来，同步开启两个计数器（被测计数器、标准时钟计数器）；计数持续到预设闸门时间到之后，再等待下一个被测信号上升沿，同时关闭两个计数器；CPLD锁存Nx、N单片机读取两组计数值，代入公式计算频率，换算周期，送显示。2.系统整体架构（模块划分）信号预处理模块：被测信号→放大→整形（施密特）→转为标准方波送入CPLDCPLD核心模块（Verilog实现）：同步门控生成模块；被测信号计数器（Nx）；标准时钟计数器（N单片机主控模块：接收CPLD计数值；频率、周期运算；按键扫描（功能切换：频率/周期/脉宽）；LCD/OLED显示驱动参考时钟模块：高精度晶振（常用50MHz，作为fs人机交互模块：按键＋显示屏幕分工优势：CPLD硬件并行计数，速度快、无中断延迟；单片机擅长复杂运算、显示、按键管理，弥补CPLD不适合做软件逻辑的短板。二、硬件电路设计1.器件选型单片机：STC89C52RC（低成本）/STC12C5A60S2（高速）CPLD：AlteraEPM240T100C5（MAXII，240逻辑单元，足够本设计）参考晶振：50MHz高精度有源晶振（作为标准时钟fs显示：LCD1602（简单）或0.96寸OLED整形电路：74HC14施密特触发器，把不规则输入正弦/三角波转为方波电源：5V直流供电2.硬件接口连接CPLD→单片机：8位并行数据口＋读选通、锁存、中断信号线被测输入信号：经过74HC14整形后接入CPLD被测脉冲输入引脚50MHz标准时钟接入CPLD全局时钟引脚单片机IO：接LCD数据线、按键输入（3个按键：复位、功能切换、闸门选择）3.信号预处理电路说明被测信号可能是正弦波、三角波，幅度大小不一。先由运放做幅度放大/衰减，送入74HC14施密特触发器整形，输出规整的TTL方波。注意：输入信号幅值不能超过CPLDIO耐压，增加保护二极管做钳位。三、CPLD逻辑设计（Verilog核心代码框架）CPLD实现：同步门控、双计数器、锁存、数据输出。verilog

modulefreq_cpld(

inputclk_s,//标准时钟50MHz

inputclk_x,//被测输入脉冲

inputrst_n,

inputgate_set,//单片机预设闸门控制

outputregint_flag,//中断请求，通知单片机读数

output[15:0]nx,//被测脉冲计数Nx

output[15:0]ns//标准时钟计数Ns

);

reggate;//实际同步闸门

reg[15:0]cnt_x;

reg[15:0]cnt_s;

//同步闸门生成：等待clk_x上升沿开启，预设闸门到后等下一个clk_x上升沿关闭

always@(posedgeclk_xornegedgerst_n)begin

if(!rst_n)

gate<=1'b0;

elseif(gate_set&&!gate)

gate<=1'b1;

elseif(!gate_set&&gate)

gate<=1'b0;

end

//两个计数器并行计数

always@(posedgeclk_xornegedgerst_n)begin

if(!rst_n)cnt_x<=16'd0;

elseif(gate)cnt_x<=cnt_x+1'b1;

elsecnt_x<=cnt_x;

end

always@(posedgeclk_sornegedgerst_n)begin

if(!rst_n)cnt_s<=16'd0;

elseif(gate)cnt_s<=cnt_s+1'b1;

elsecnt_s<=cnt_s;

end

//锁存与中断输出

assignnx=cnt_x;

assignns=cnt_s;

always@(*)begin

if(!gate)int_flag=1'b1;

elseint_flag=1'b0;

end

endmodule说明：工程中需要考虑位宽扩展，若要宽量程可改为32位计数器。四、单片机软件设计（C语言）单片机工作流程：初始化：IO、LCD、外部中断；设置闸门时间（可选0.1s/1s/10s），向CPLD发送闸门启动信号；等待CPLD中断；中断服务函数：读取Nx、Ns；计算：fx=(float)Nx/Ns∗fs;，fs=50000000Hz；数据换算，单位自动切换（Hz/kHz/MHz）；LCD/OLED刷新显示；按键检测：切换测量模式（频率/周期）；循环等待下一次测量。c

//核心计算公式示例

#definefs50000000.0

floatfreq;

unsignedintNx,Ns;

freq=(float)Nx/Ns*fs;五、系统性能指标（设计目标）测量方式：等精度测频输入信号：正弦波、方波，0.1V~5V（经整形）测量频段：1Hz~1MHz（可扩展更高）相对测量误差：≤0.01%（由50MHz标准时钟与闸门时间决定）闸门可选：0.1s、1s、10s；闸门越长精度越高显示：6~8位数字，自动Hz/kHz/MHz单位切换功能：频率测量、周期测量、复位、闸门选择六、误差分析标准晶振误差：晶振本身温漂，属于系统固有误差，选用高精度恒温晶振可降低；±1计数误差：等精度方案仅存在标准时钟的±1误差，相对误差恒定；整形电路引入的触发误差：输入信号信噪比差、边沿缓慢会带来触发误差，提高输入信号质量可改善；单片机读取、传输延迟：仅影响刷新速度，不影响计数精度（CPLD已经锁存好计数值）。七、系统测试结果与调试要点调试顺序单独仿真CPLD逻辑（QuartusII仿真，验证闸门、双计数器）；CPLD硬件下载，单独测试计数功能；单片机与CPLD接口联调，测试数据读取与中断；接入信号源，全系统联调；高低频分段测试，对比理论值。常见问题被测信号边沿慢→加强整形电路；数据读取错误→增加锁存，避免读取过程中CPLD计数器动态变化；干扰跳数→电源滤波，增加去耦电容，信号走线短。八、总结本设计采用单片机＋CPLD架构实现等精度数字频率计。CPLD利用硬件并行逻辑完成高速同步双计