光学向芯片靠近：AI算力互联的演进主线：从铜互联、可插拔光模块到NPO与CPO

请务必阅读正文之后的重要声明部分分析师：王芳光学向芯片靠近：Al算力互联的演进主线证券研究报告/行业深度报告2026年08月29日重点公司基本状况备注：未覆盖公司预测数据取自Wind一致预期(股价截止2026.Token增加会显著提高多卡协同的重要性，即低时延、高流控以及集体通信效率；此外，超节点扩大了Scale-up的物理半径。技术演进的核心不是简单用光替代铜，而是逐步把光电转换位置从前面板移向ASIC面板空间限制；LPO和LRO可以减少部分数字处理功耗，但没有实质缩短主板上的高速电路径。铜缆、可插拔模块、LPO、NPO和CPO仍将NPO主要承担试点和运行数据积累功能，向6.4T、7.2T升级则意味着电气、光封装和测试体系整体换代。硅光与VCSEL将根据传输距离、纤芯数量和功耗要求并CPO进一步把交换ASIC与光引擎纳入共同封装，将高速电路径压缩至毫米级或封并支持更高Radix和更扁平的网络拓扑，是交换容量向102.4T及以上演进过程中的中长期主线。英伟达CPO交换机和台积电COUPE平台正在推动相关技术由样品验证走向系统导入，但联合良率、热管理、外置光源、光纤耦合、测规模量产的主要门槛。产业链价值将由传统可插拔模块向高功率CW激光器、ELS、—2—请务必阅读正文之后的重要声明部分Al算力升级推动互联从铜走向近封装光学 4AI超节点推动互联成为有效算力的核心约束 4单通道提速持续压缩铜互联的经济距离 6可插拔光模块完成光互联产品化，但电通道、功耗与面板瓶颈逐步显现 7光电转换持续向ASIC靠近，性能与系统责任同步重构 9NPO:当前近封装光学的工程化过渡平台 可分离光引擎兼顾短电路径、良率与维修弹性 电接口、封装、光源与连接决定NPO系统性能 硅光与VCSEL并行演进，带宽升级推动整套接口换代 标准化与运行数据决定NPO能否走向规模部署 CPO:面向更高带宽密度的中长期主线 封装级光电转换释放功耗、面板与网络拓扑价值 20英伟达与台积电推动CPO由技术验证走向系统导入 22良率、热、光源、测试与维修决定CPO量产节奏 26光学内移重塑产业链价值，量产能力决定业绩兑现 29风险提示 风险提示 31图表1:主流大模型Token调用量提升显著 4图表2:北美CSP季度资本开支(单位：亿美元) 5图表3:国内CSP季度资本开支(单位：亿元) 5图表4:云、模型厂收入高增 5图表5:Scale-up与Scale-out在规模、时延、带宽和能耗目标上存在明显差异 6图表6:单通道速率提升持续压缩PCB、DAC与ACCIAEC的覆盖范围 6图表7:交换容量提升推动SerDes、封装与光接口同步演进 7图表8:电通道损耗越高，补偿能耗通常越大 8图表9:光学靠近ASIC可减少高损耗接口 9图表10:NPO:光引擎靠近ASIC,缩短电通道 9图表11:CPO:光引擎与ASIC封装在一起，电通道更短 图表12:XPU至NPO链路的插入损耗模型 图表13:四条光互连技术路线对比 图表14:NPO通过可选的分离接口连接ASIC与独立光引擎 图表15:传统光模块与NPO工作原理示意图 图表16:OIF3.2T参考光引擎采用32路112G电接口并对应8组400G光接口13图表17:NPO硅光方案可采用混合集成、异质集成或外置激光源 图表18:FAU利用V形槽和盖板对多根光纤进行精密排列与固定 图表19:纯光前面板推动多芯连接器向更高端口密度演进 图表20:硅光模块内部构成 图表21:Driver与TIA在光链路中的位置 图表22:3.2TVCSELNPO光引擎可通过多颗阵列围绕XPU形成高并行互联 图表23:硅光NPO与VCSELNPO的适用边界 图表24:OpenCPX尝试用标准化可插拔光引擎兼容NPO与CPO平台 图表25:阿里公开路线由3.2TNPO试点向6.4TUPO与标准化演进 图表26:腾讯3.2TVCSEL与硅光NPO链路验证结果 图表27:光学由前面板、板载逐步进入2.5D与3D共同封装 3请务必阅读正文之后的重要声明部分图表28:特定51.2T系统示例中，CPO通过减少光学与冷却负担降低整机功耗21图表29:相同3.2T带宽下，完整可插拔模块(4x800G)与CPO光引擎占用空间 21图表30:CPO路线图以更高集成度和更低单位带宽能耗为主要目标 2图表31:Quantum-X(InfiniBand)内部结构 23图表32:Spectrum-XPhotonics(以太网) 23图表33:台积电的COUPE正成为主流选择 图表34:台积电的硅光子平台整合示意图 24 25图表36:COUPE的光栅耦合方案 25图表37:COUPE也支持边缘耦合方案 25图表38:TSMCEPIC-BOE 25图表39:PIC和EIC采用SolC工艺进行键合 图表40:基于CoWoS的CPO封装结构 26图表41:CPO通过更宽的短距芯片接口和更细的封装互连提高边缘带宽密度 图表42:从NPO到CPO,光互联向更高集成度演进 图表43:NPO/CPO架构变化向新增器件与工艺环节传导 29图表44:CPO/NPO上游关键器件及材料厂商 —4—请务必阅读正文之后的重要声明部分量由2024年5月的9.7万亿增至2025年5月约480万亿，并在2026年5月超过3,200万亿，两年增长超过300倍；该数据不代表全行业总量，但能够直观反映推理需求的扩张速度。Token增加会显著提高多卡协同的重要性，GPU越快、专家数量越多、推理并发越高，系统越需要低时延、高单。截至2026年二季度，Google将2026年资本开支预期提高至1,950亿—2,050亿美元，Amazon预计约2,200亿美元，Meta预计1,300亿美元。5请务必阅读正文之后的重要声明部分-2-20%实现收入约248亿美元，同比增长82%,企业Al基础设施与AI解决方案是主要动力。OpenAI披露，其可用算力由2023年的0.2GW增至2025年的约1.9GW,同期年化收入由20亿美元增至200亿美元以上。(M9±)C剪较2024年1月约345倍2024年1月2024年束2025年末2026年2月2026年3月2026年4月3同比+82%及集体通信效率；Scale-out把更多服务器、机柜和计算域连6请务必阅读正文之后的重要声明部分图表5:Scale-up与Scale-out在规模、时延、带宽和能耗目标上存在明显差异单台服务器或单个机架内，铜走线和短铜缆能够覆盖；当XPU数量从数十单通道提速持续压缩铜互联的经济距离图表6:单通道速率提升持续压缩PCB、DAC与ACC/AEC的覆盖范围7请务必阅读正文之后的重要声明部分■Broadcom在特定Scale-up情景中估算100Gbps/laneDAC约可覆盖4米，提升至200Gbps/lane后可能缩短至2米，配置Retimer可延伸至约7米；OIF对白皮书示例和224G/lane接口项目给出的无源铜目标则集中在约1资源可以从计算机柜中分离并集中部署，XPU机柜围绕液冷、供电和计算接驱动、探测器、驱动器、TIA、DSP、控 图表7:交换容量提升推动SerDes、封装与光接口同步演进8请务必阅读正文之后的重要声明部分 20RetimingA224GRetimed-TX-Retimed-Rx(RTRR)(bump-to-bump)■224GRetimed-Tx-Linear-Rx(RTLR,TRO■224G-Non-Retimed-Ethernet(LTLR,LINEAR,LPO)(bump-t密度AI系统不再完全匹配。产业下一步不是简单取消模块，而是把光引擎—9—请务必阅读正文之后的重要声明部分ASIC封装边缘或共同封装内部，会决定高速电封装平台负责。位置越靠近ASIC,性能和能效上限通常越高，系统耦度也越深。换放在设备前面板，NPO把一个仍可单独测试和更换的光引擎搬到主芯片旁边，CPO再把光引擎和主芯片放进同一个封装系统。位置越靠近芯片，—10—请务必阅读正文之后的重要声明部分■可插拔模块把复杂度封装在独立产品内，适合开放采购和现场运维；LPO/LRO在保留产品边界的同时削减数字处理；板载光学或OBO把光学移到主板，缩短部分电通道但通常仍需要板级装配和线缆管理；NPO强调光引擎靠近ASIC且保持可分离；CPO则把ASIC与光引擎纳入共同封装■链路损耗对比说明光学内移为何发生。OIF在112G/lane示例中给出的bump-to-bump损耗约为：前面板可插拔22—24dB、NPO约13dB、CPO约10dB.NPO已经通过缩短主板通道获得大部分改善，CPO进一步减少封装与连接界面；若换成224G/lane、不同材料或不同连接器，绝对值会106G(奈奎斯特26.6GHz)128G(奈奎斯特32.0GHz)GPU基板损耗(5mm)HostPCB损耗(60mm)铜柱(×2)总通道损耗PCB仍可能是主要损耗来源。在106G和128G估算中，60mmPCB分别贡献5.40dB和6.00dB,占总损耗6.6dB和7.3dB的大部分；GPU基板、更换独立光引擎，但拆装可能涉及冷板、板内光纤和精密插座；CPO若缺—11—请务必阅读正文之后的重要声明部分接口下分工，NPO需要系统厂定义更完整的机械、电气、热、光学与管理短距铜、可插拔、LPO/LRO、NPO和CP可插拔(Pluggable)前面板插槽(去DSP)电互连距离电互连距离同可插拔约150mm以内约50mm以内(毫米级)高(含DSP)最低，1.6T场景约5-7pJ/bit需与交换芯片SerDes协同依赖芯片厂商，生态偏封闭主流，800G/1.6T放量中已启动部署—12—请务必阅读正文之后的重要声明部分可分离光引擎兼顾短电路径、良率与维修弹性■NPO将已经独立封装的光引擎部署在ASIC封装近端，通过XSR/VSR级 通道压缩为封装近端的短走线或Flyover连接。电信号在较短距离内进入然使用光纤跨越机箱和机柜，但模块外壳、笼子及完整前面板DSP不 SerDes电接口FAU光耦合与PIC构成：EIC包含Driver、TIA、控制及必要的时钟或监测电路，PIC—13—请务必阅读正文之后的重要声明部分图表16:OIF3.2T参考光引擎采用32路112G电接口并对应8组400G光接口主板材料、过孔、长走线与前面板连接器的影响明显减弱，为200G/224G部并邻近高功率ASIC,更换时可能需要停机、拆除冷板或松开压紧结构，再处理板内光纤和清洁问题；其维修便利性介于可插拔模块和不可分离CPO之间。评估方案时需要明确可分离层级、现场允许的操作以及更换后夺ASIC周边空间；拆装过程也可能涉及光纤、散热界面和机械压紧，而不是像前面板模块那样简单热插拔。NPO是性能、良率电接口、封装、光源与连接决定NPO系统性能引擎的高速电接口，第二类是光引擎内部PIC与EIC的封装接口，第三类是激光器到调制器的供光与热接口，第四类是PIC到FAU、板内光纤和前—14—请务必阅读正文之后的重要声明部分与EIC并排放置有利于独立测试和散热，使用中介层或嵌入式桥可以提高I/O密度并缩短电连接，垂直堆叠能够进一步压缩路径，却会增加微凸点可述光器件平台，2D/2.5D/3D描述芯片之间的封装关系，可以缩短供光路径并减少外部连接；异质集成将II-V增益材料与硅光平台图表17:NPO硅光方案可采用混合集成、异质集成或外置激光源Image端面角度和偏振方向都需要同时控制；任何一路—15请务必阅读正文之后的重要声明部分NPO的竞争边界因此会从单颗光引擎扩展到电接口、冷却、FAU、线束和 SN-MTvsMPO硅光与VCSEL并行演进，带宽升级推动整套接口换代■硅光路线利用CMOS兼容工艺在PIC上集成波导、调制器、复用器、耦合—16—请务必阅读正文之后的重要声明部分光源无源器件调制器探测器硅光模块光源调制器波导探测器路预算；当系统减少DSP并采用线性驱动时，主机SerDes与光引擎之间适合对距离要求较短、愿意以更多纤芯换取低功耗和简化光路的Scale-up—17—请务必阅读正文之后的重要声明部分图表22:3.2TVCSELNPO光引擎可通过多颗阵列围绕XPU形成高并行互联长后模式色散与耦合条件会收紧。Broadcom公开的200GbpsPAM4光源与调制光纤与复用多模光纤，通常并行一纤一路核心优势高带宽密度阵列与光学结构相对简单，制造成熟、成本多机架Scale-up、高带宽Scale-outAIScale-up中的短距/多机架多多采用200G/224G级通道。32×200G可以形成6.4T,36×200G可以形成7.2T;若采用224G标称通道，还需要说明协议开销、实际线速和映射方与连接器需要处理更多或更高速光通道，测试仪表和治具也要同步更新。3.2T验证过的机械与电气平台，进入6.4T/7.2T后仍需重新完成信号完整评估VCSEL;需要WDM、更长覆盖或更高前面板带宽密度的系统更适合—18—请务必阅读正文之后的重要声明部分■NPO要支持多供应商，必须同时定义机械、电气、热、光学、管理和边界。封装尺寸和连接器只解决“能否装上”,插损、供电与散热规格解决“能否稳定工作”,管理协议、遥测字段和测试向量解决“能否识别、诊断件在相同系统中稳定运行；第三层是跨代演进能力，使3.2T、6诊断、能升级”,NPO才真正具备平台属性。华为公开的Hi-ONE平台同时布局VCSEL与硅光路线，里公开路线以3.2TNPO作为试点起点，并同步推进6.4TUPO与接口标准化。分阶段路线说明产业已经从单颗器件展示走向Beta、系统试点和下一代平台设计。腾讯把光互联与超节点规模扩张联系起来，并同时验证3.2T硅光和VCSEL链路。其公开材料说明两条技术路线都已证，但硅光与VCSEL在光纤数量、距离、功耗、温控和224G扩展上仍有行业深度报告—19—请务必阅读正文之后的重要声明部分 —20—请务必阅读正文之后的重要声明部分封装级光电转换释放功耗、面板与网络拓扑价值■CPO将交换ASIC与一个或多个光引擎纳入共同封装系统，使高速电信号在毫米级或封装级范围内完成光电转换。它的直接目标是减少长板级 pluggableopticaltGenⅢ于共同有机基板，也可以使用2.5D中介层、嵌入式桥或3D垂直堆叠；PIC是否属于CPO,应先确认光引擎是否与主芯片处于共同封装和联合产品边■第一项收益是缩短电通道。信号无需穿越长PCB、多个过孔和前面板连接随着单通道进入200G/224G,这部分收益会比112G时代更具价值。系统口径下估算CPO相较可插拔架构可降低约25%—30%的整机功耗；Broadcom在特定576GPU互联情景中给出的DSP可插拔、LRO和CPO—21—请务必阅读正文之后的重要声明部分限制，设备商可以提高每RU带宽，或在相同带宽下减少面板拥堵。对于超■实物体积对比把“前面板密度”从抽象概念变成了直观差异。四只800GOSFP模块能够提供3.2T带宽，一只3.2TCPO光引擎也能提供相同数量—22—请务必阅读正文之后的重要声明部分同一整机联合优化，减少开放可插拔接口为最坏通道和跨供应商互操作预■CPO导入的触发条件可以概括为三点：前面板带宽密度已无法通过模块形态继续提升，长电通道和DSP消耗的功耗接近系统可接受上限，设备商拥有足够的平台控制力承担联合设计与售后责任。如供CPO和传统配置，让客户以较小比例积累运行经验。动芯片(EIC)通过台积电3DCOUPE平台混合键合，PIC光芯片采用颗ASIC单向带宽28.8Tbps,整机聚合总带宽115.2Tbps;单颗ASIC配置6组可拆卸光学模组，每组模组集成3个光引擎OE;单颗OE可实现—23—请务必阅读正文之后的重要声明部分1.6Tbps单向带宽，8路TX+8路RX200Gbps光通道，额外2路光纤供给外置激光器ELS;整机含72颗OE。Spectrum-6交换ASIC环绕8片224GSerDesI/O芯片，单封装集成36200G光通道，4路ELS激光馈入光纤，整机有效带宽32×图表31:Quantum-X(InfiniBand)内部结构图表32:图表31:Quantum-X(InfiniBand)内部结构—24—请务必阅读正文之后的重要声明部分maintainingoptimalsys■COUPE平台采用65nm工艺，晶圆为12寸，波导CD和刻蚀深度均可以 SiO₂GeFigure1.Schematiccross-sectionofCOUPEandPICincludingactiveandpassivep(MR),硅透镜设计在硅载体上，MR置于GC正下方，FAU直接附着25请务必阅读正文之后的重要声明部分 图表37:COUPE也支持边缘耦合方案—26—请务必阅读正文之后的重要声明部分图表39:PIC和EIC采用SolC工艺进行键合 DecodingTSMC'sCOUPETechnoDecodingTSMC'sCOUPETechno良率、热、光源、测试与维修决定CPO量产节奏建立KnownGoodDie、KnownGoodOpticalEngine、晶圆级光测试、封 速度很快，但需要更复杂的收发电路；较低速、行业深度报告行业深度报告—27—请务必阅读正文之后的重要声明部分28请务必阅读正文之后的重要声明部分共同封装新增ASIC与光引擎联合装配、大尺寸封装热机械应力、封装级光测试和不可分离维修等问题，仍需要独立验证。NPO可以证明光学靠近座与短PCB裕量，NPO和初期CPO可能并行；当交换容量向102.4T及■开放NPO与垂直整合CPO可能形成两类生部件级维修的阶段；垂直CPO由ASIC与系统平台统一设计，更容易获得联、通用以太网和需要现场热插拔的端口仍重视成熟标准与多供应商生态；兼容接口。更现实的产业图景是按网络层级和设备SKU逐步导入，而不是■光I/O可以被视为相同逻辑向计算芯片封装边XPU之间的Scale-up、内存扩展与资源解耦。它需要宽并行D2D接口、协议协同和更严格的尾时延控制，客户验证与封装生态也不同于交换机CPO;因此，本文仅将其作为中远期观察项，不扩大为独立主线。—29—请务必阅读正文之后的重要声明部分光学内移重塑产业链价值，量产能力决定业绩兑现光引擎、主机SerDes与系统控制器；部分成熟器件需要升级至更高功率、更高纤芯密度和更严格的一致性；制造流程则由独立模块测试扩展至晶圆、FAU,Shufle,MPO等器件供应和封测(光/电)、组装等设备供应：■高功率CW激光器是外置光源路线中相对明确的增量。传统可插拔模块通构。OIF3.2TCPO示例中，外置CW光可通过4根或8根保偏光纤进入光引擎，每路再分配给8个或4个发射器；四纤方案仅分光和调制损耗已约为SMSR、波长稳定性和反射容限提出更高要求。却提高单颗功率、可靠性、封装规格和ELS系统价值。古河电工公开的8通道ELS样机在55°C壳温下实现每通道20dBm纤耦输出，并配套保偏