一位全加器版图设计与模拟

1、 本科毕业设计论文本科毕业设计论文 题题 目目 一位全加器版图设计与模拟一位全加器版图设计与模拟 专业名称 电子科学与技术 学生姓名 张戡 指导教师 保慧琴 毕业时间 2014 年 6 月 毕业 任务书 一、题目 一位全加器版图设计与模拟 二、指导思想和目的要求 对一位全加器的版图设计与模拟进行研究，从而对版图设计的重点、要点、 难点进行分析掌握，同时对全加器工作原理有更深入的了解，为之后其他器件 版图设计积累经验。了解一位全加器工作原理及运作特性，利用 L-edit 软件制 作全加器原理电路图；学习 L-edit 软件操作与调试，阅读软件说明了解常用器 件架构中各部最小尺寸与最小间隔；运用

2、L-edit 软件绘制一位全加器版图，使 版图符合规范结构完整正确并对其进行仿真得到正确完整的仿真结果；最后对 版图进行优化使得所绘版图为符合 L-edit 软件要求的最小版图器件并再次进行 仿真得出结果总结心得。 三、主要技术指标 对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及 向高位“进位” 。全加器有三个输入端，二个输出端，其真值表如下所示。 其中 Ai、Bi 分别是被加数、加数，Ci-1 是低位进位，Si 为本位全加和，Ci 为 本位向高位的进位。 Ai Bi Ci-1Si Ci 0 0 0 0 0 1 0 1 0 0 0 1 0 1 0 设计 论文 0 1 1 1

3、0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 0 1 1 1 四、进度和要求 第 3-4 周搜集课题资料对一位全加器深入了解。 第 5-6 周学习使用 Tanner 软件 L-edit 基本对象编辑、基本设计编辑、设计规 则检查。 第 7-8 周熟练掌握 L-edit 对基本器件的版图绘制及检测，解决客服常遇问题。 第 9-10 周对基本器件进行组合置入，使之完成一位全加器的功能。 第 11-12 周 周完成一位全加器版图设计与模拟，并对版图进行检测。 第 13-14 周 对所绘版图进行仿真得到相应结果。 第 15-17 周 修改并完成论文，参与学校答辩。 五、主要参考书

4、及参考资料 1 Christopher Saint，Judy Saint. 集成电路版图基础实用指南J.清华大学出 版社，2006.10 （2）:132-145. 2 R.Jacob BakerHarry W. Li/David E. Boyce. CMOS 电路设计M.技术出版社， 2006.01. 3 Alan Hastings. 模拟电路版图艺术M. 清华大学出版社，2007.09. 4 P.E.艾伦.D.R. CMOS 模拟电路设M. 科学出版社，1995.02. 5 曾庆贵.集成电路版图设计M. 机械工业出版社，2008.02. 学生 张戡 指导教师 保慧琴 系主任 张会生 摘 要

5、集成电路版图是电路系统与集成电路工艺之间的中间环节，集成电路版图 设计是指把一张经过设计电子电路图用于集成电路制造的光刻掩膜图形，再经 过工艺加工制造出能够实际应用的集成电路。加法运算是数字系统中最基本的 运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进 行功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。 本文用对一位全加器进行了全面的分析。在画电路元器件的版图需要熟练 使用版图设计软件，熟悉电路知识和版图设计规则，掌握 MOS 管等基本元器 件的内部结构及版图画法，通过对门电路和一位全加器电路的版图设计，熟悉 电路元器件的版图布局，元器件版图间的连线等设计方

6、法，在版图设计规则无 误的前提下做到电路的版图结构紧密，金属连线达到最优化的目的。 关键词：Ledit 软件，版图设计，一位全加器，仿真 ABSTRACT The layout of integrated circuit is the intermediate link between the circuit syste matic technology of integrated circuit, the territory design of integrated circuit denotes to seek one via design electronic circuit, is u

7、sed in the photoetching of the production of integrated circuit to cover membrane graph, happen again via technology processi ng production can the integrated circuit of actual application. Addition operation is the basic operation of the digital system, In order to achieve much better use of the ad

8、der subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary . The paper has a comprehensive analysis to the full adder. The layout needs of dr awing circuit components are skilled to use layout design software, famili

9、ar circuit kn owledge and layout design rule, grasp MOS pipe, the internal structural and layout tec hnique of painting of the basic components such as resistance and capacity is designe d through the layout of the circuit of the house opposite and the Afulladder, it is close that the even line etc.

10、 design method between components layout and the layout of fa miliar circuit components accomplish the layout structure of circuit under the layoutd esign regular prerequisite without mistake, metal links the purpose with the line reachi ng optimization. KEY WORDS： ledit software，layout，a full adder

11、，simulation 目目 录录 第一章第一章 绪论绪论.5 1.1 版图设计的内容.5 1.2 集成电路设计流程.7 1.3 集成电路版图设计的发展现状和趋势.7 1.4 集成电路版图工具 L-EDIT 简介.8 第二章第二章 CMOS 集成电路板图设计集成电路板图设计.10 2.1 版图设计的概念和方法.10 2.2 工艺设计规则.16 2.3 版图验证.18 2.3.1 LVS 验证.18 2.3.2 DRC 验证.20 2.3.3 ERC 验证.21 2.4 本章小结.22 第三章第三章 全加器原理及一位全加器原理图设计全加器原理及一位全加器原理图设计.23 3.1 一位全加器原理简

12、介.23 3.2 实现一位全加器功能的原理图设计.24 3.2.1 一位全加器原理图.24 3.2.2 基于 S-EDIE 的一位全加器设计.24 3.2.3 一位全加器的电路图仿真.28 3.3 本章小结.31 第四章第四章 一位全加器的版图设计一位全加器的版图设计.32 4.1 确定一位全加器版图结构.32 4.2 源漏共享缩小版图面积.32 4.3 版图所需基础器件绘制编辑.35 4.3.1 PMOS、NMOS 等基础器件编辑 .35 4.3.2 两输入与非门与异或门的绘制编辑.36 4.3.3 源漏共享得到版图.36 4.4 绘制最终一位全加器版图.37 4.5 一位全加器版图仿真.3

13、9 4.5.1 转化成 T-SPICE 文件.39 4.5.2 添加仿真命令.40 4.5.3 得仿真波形.42 4.6 本章小结.43 参考文献参考文献.44 致谢致谢.45 毕业设计小结毕业设计小结.46 第一章 绪论 1.1 版图设计的内容 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线 验证） 、版图设计版图后仿真（ 加上寄生负载后检查设计是否能够正常工作） 。 集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程， 它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识， 还 需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度

14、体 现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计 包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的 版图设计。 具体的过程为： 1、 画版图之前，应与 IC 工程师建立良好沟通在画版图之前，应该向电路设计 者了解 PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪 些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的 电源线和地线一共有几组， 每组之间各自是如何分布在版图上的？ IC 工程师 要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的 面积大小进行

15、调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排 要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还 应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个 模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要 建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行 DRC，DRC 有识别能力，能够进行复杂的 识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运 行，发现错误时，会在错误的地方做出标记，并且做出解释。 （2）Elec

16、trical Rules Checker 检查线路短路， 线路开路和 floating 结点。 ERC 检查到短路错误后，将错误提示局限在最短的连接通路上。 （3）Layout Versus Schematic LVS 比较 IC 版图和原理图，报告版图连接 和原理图的不一致， 并进行修改直到版图和电路图完全一致。 5、版图修改：Label 是否正确，label 所选的 layer 是否正确； Power 查看捕捉点设置是否正确。18 工 艺为 0.001,25 工艺为 0.01,035 工艺为 0.05;布局前考虑好出 PIN 的方向和位置; 布局前分析电路，完成同一功能的 MOS 管画在一

17、起 2、 布局时注意:更改原理图后一定记得 check and save；完成每个 cell 后要归原 点；尽量用最上层金属接出 PIN；金属上走过的电压很大时,为避免尖角放电,拐 角处用斜角,不能走 90 度的直角。 3、 节省面积的途径：电源线下面可以画有器件.节省面积.数字电路版图主要是 要节省面积，减小面积。 1.2 集成电路设计流程 图 1-1 集成电路设计流程 模拟集成电路版图设计流程： 1、阅读研究报告。 2、理解电路原理图。 3、了解电路的作用熟悉电流路径晶大小知道匹配器件。 4、明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局。 5、对整个版图进行平面布局 。

18、 6、 熟练运用 L-edit 软件进行版图绘制 Esd 的保护设计进行 drc 与 Lvs 检查。 7、整理整个过程中的信息时刻做记录 注意在设计过程中的交流。 1.3 集成电路版图设计的发展现状和趋势 集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。 近几年，中国集成电路产业取得了飞速发展。中国集成电路产业已经成为全球 半导体产业关注的焦点，即使在全球半导体产业陷入有史以来程度最严重的低 迷阶段时，中国集成电路市场仍保持了两位数的年增长率，凭借巨大的市场需 求、较低的生产成本、丰富的人力资源，以及经济的稳定发展和宽松的政策环 境等众多优势条件，以京津唐地区、长江三角洲地区和

19、珠江三角洲地区为代表 的产业基地迅速发展壮大，制造业、设计业和封装业等集成电路产业各环节逐 步完善。 2006 年中国集成电路市场销售额为 4862.5 亿元，同比增长 27.8%。其中 IC 设计业年销售额为 186.2 亿元，比 2005 年增长 49.8%。 2007 年中国集成电路产业规模达到 1251.3 亿元，同比增长 24.3%，集成电 路市场销售额为 5623.7 亿元，同比增长 18.6%。而计算机类、消费类、网络通 信类三大领域占中国集成电路市场的 88.1%。 目前，中国集成电路产业已经形成了 IC 设计、制造、封装测试三业及支撑 配套业共同发展的较为完善的产业链格局，随

20、着 IC 设计和芯片制造行业的迅猛 发展，国内集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业 所占比例迅速上升。 集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不 仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电 路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩 模版图设计者对于开发超性能的集成电路是极其关键的。 集成电路掩模版图设计是一门技术，它需要设计者具有电路系统原理与工 艺制造方面的基础知识。但它更需要设计者的创造性、空间想象力和耐性，需 要设计者

21、长期工作的经验和知识的积累，需要设计者对日新月异的集成电路发 展密切关注和探索。 1.4 集成电路版图工具 L-edit 简介 L-Edit 是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图 形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以 使用键盘来调用 L-Edit 命令。 (1) 文件和单元 使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可以有 任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独 立，单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元 由矩形、图、直线、多边形和技术层端口组成。 (2) 层次 完全层次

22、性的单元可以包含别的单元的连接件。一个连接件是一个单元的 “拷贝”；如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。 L-Edit对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包 含别的连接件。这样就形成了单元层次。在层次结构中可以有任意级。 L-Edit 不能用于分离的层次结构，连接件和基元几何图形都可以存在于层次结构的任 意级中的同一单元内。 (3) 单元设计 L-Edit是一个低层次的，全定掩模编辑器，该编辑器不能执行层的自动转 换。 (4) 层规划 L-Edit是一个高层规划工具。用户可以选择要显示的连接件，它显示一个 边框，中间显示单元名，也可以显示掩模几何图

23、形。使用内部隐藏时，可以操 作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基 元的几何图形的命令。 (5) 文件格式 L-Edit能输出两种掩模布局交换格式（CIF，GDS）以及Tanner Research 公司的二进制数据库的格式TDB（Tanner Data Base），L-Edit能够读取 CIF（Caltech Intermediate Form）和TDB文件。 (6) L-Edit支持对象 L-Edit支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端 口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。 L-Edit不能对用户绘制的图形

24、进行修改。L-Edit是面向对象的设计工具，而不是 位图编辑器。 第二章 CMOS 集成电路板图设计 2.1 版图设计的概念和方法 版图是包含集成电路的器件类型、器件尺寸、器件之间的相对位置及各个 器件之间的连接关系等相关物理信息的图形，这些图形由位于不同绘图层上的 基本几何图形构成。 图2-1 集成电路板图范例 版图设计是集成电路设计和物理制造的中间环节，其主要目的是将设计好 的电路映射到硅片上进行生产。在版图设计的过程中，设计人员除了具备一定 的电学知识、基本电路设计和认知能力、EDA工具的使用能力及良好的想象力 和一定的艺术美感之外，还需要对集成电路的物理结构及生产工艺有所了解。 一、版

25、图设计的方法 版图设计在集成电路设计流程中位于后端，它是集成电路设计的最终目标， 版图设计的优劣直接关系到芯片的工作速度和面积，因此版图设计在集成电路 设计中起着非常重要的作用。版图设计的流程是由设计方法决定的。版图设计 方法可以从不同的角度进行分类，如果按照自动化程度，大致可分为三类：全 自动设计、半自动设计和手工设计。 1、全自动版图设计 全自动版图设计方法是指通过计算机辅助设计工具、利用电路的门级网表 自动生成版图的设计方法。电路的门级网表可以通过对RTL代码进行综合得到。 RTL代码是指用硬件描述语言(VHDL或Verilog)对电路逻辑进行描述的代码。 可以进行全自动版图设计的EDA

26、工具主要有Cadence公司的SE、Synopsys的 Apollo 等。 2、半自动设计 版图的半自动设计是指在计算机上利用符号进行版图输入，符号代表不同 层版的版图信息，然后通过自动转换程序将符号转换成版图。 3、人工设计 版图的人工设计主要应用在模拟集成电路的版图设计、版图单元库文件的 建立和全定制数字集成电路设计中。模拟集成电路因其复杂而无规则的电路形 式(相对于数字电路而言)，故在技术上只适宜于采用全定制的人工设计方法； 版图的基本单元因其性能和面积的要求而需要采用全定制的人工设计方法；全 定制数字集成电路的版图因考虑到其成本与性能而采用全定制设计方法。 人工设计版图是指设计者利用版

27、图设计工具，通过编辑基本图形(如连线、 矩形和多边形等)得到晶体管和其他基本元件的版图，然后将这些基本元件互连 生成小规模的单元，通过逐层绘图的方式形成最后的整个集成电路版图。在这 种设计方法下，计算机只作为绘图与规则验证工具而起辅助作用，对所设计的 版图的每一部分，设计者都要进行反复的比较、权衡、调整和修改，要求得到 最佳尺寸的元器件、最合理的版图布局和路径最短的互连线等。 人工设计在获得最佳芯片性能的同时，也因为芯片面积最小而大大降低了 每个芯片的生产成本，但其设计周期要比自动和半自动设计方法长。 二、版图中的绘图层 绘图层是指完成集成电路的版图设计所需要的最少分层数目。我们以N阱 CMO

28、S工艺为例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层 (Active)、多晶硅栅层(Poly)、P选择层(P Select)、N选择层(N Select)、接触孔层 (Contact)、通孔层(Via)、金属层(Metal)、文字标注层(Text)和焊盘层(Pad)。 1、N阱层 “N阱”用来确定N型衬底的区域。PMOS晶体管是制造在N阱上的，这时 的N阱必须连接到电源VDD上。图2-2给出了N阱区的横截面图和相对应的掩膜 版图。 图2-2 N阱的横截面图和掩膜版图 2、有源区层 有源区是晶体管的源区和漏区建立的基础，源区和漏区是通过多晶硅栅两 旁的有源区来确定的。有源区旁

29、的场氧区起隔离的作用。图2-3表示的是有源区 的横截面图和掩膜版图。 图2-3 有源区的横截面图和掩膜版图 3、N选择层和P选择层 MOS晶体管有源区是通过将N型杂质离子或P型杂质离子注入到N选择层或 P选择层掩膜定义的衬底的区域中形成的，所以N选择层或P选择层用来定义覆 盖包含有源区的区域。N选择层(或P选择层)和有源区共同形成了扩散区(ndiff或 pdiff，又称为N+或P+)。 N+区域的形成是通过将砷或磷离子注入到圆片上有源区的开口处得到的。 N+区域的横截面图和掩膜版图如图2-4所示。 图2-4 N+区域的横截面图和掩膜版图 4、多晶硅栅层 集成电路中的栅极通常用多晶硅来进行淀积。

30、多晶硅除了可以用来淀积栅 极之外，还可以用来生成电阻。另外，多晶硅栅层和金属层一样也可用于互连， 但是由于金属的电阻比较小，所以可以用于任何地方的互连线，而多晶硅栅层 的电阻比较大，所以在用它作为互连线的时候仅用于单元内部，防止走线太长 而增加电阻值。 5、金属层 金属层在集成电路芯片中起互连的作用。通常情况下，金属层数的多少表 示了一个集成电路芯片的复杂程度。 在芯片面积的约束下，器件之间的互连依靠单层金属基本上是不可能完成 的，所以需要增加金属的层数。不同的金属层之间需要有绝缘层来进行隔离， 其互连由它们之间的通孔来完成。在版图设计中，金属层用线条来表示，线条 拐角可以是90也可以是45，

31、不同层的金属通常用M1、M2、M3等来表示，并 用不同颜色的线条来进行区分。金属层的线条需要满足一定的宽度要求，但由 于芯片面积的约束，在实际布线中通常就采用设计规则所规定的最小尺寸。金 属层除了起到互连的作用外，还可以用来进行电源线和地线的布线。在布电源 线的时候，金属线条的宽度通常要大于设计规则中定义的最小宽度，防止电流 过大将金属线条熔断，造成断路现象。 6、接触孔层和通孔层 接触孔包括有源区接触孔(Active Contact)和多晶硅接触孔(Poly Contact)。有 源区接触孔用来连接第一层金属和 N+ 或 P+ 区域，其横截面和掩膜版图示于图 2-5 中。在版图设计中有源区接

32、触孔的形状通常是正方形。 图 2-5 有源区接触孔图示 在有源区的面积允许的情况下，应该尽可能多地打接触孔(参见图 2-6)，这 是因为接触孔是由金属形成的，存在一定的阻值，假设每个接触孔的阻值为 R，多个接触孔相当于多个并联的电阻。 假如在 M1 和有源区之间有 N 个接触孔，则其等效电阻为 R/N。接触孔数 目越多即并联的电阻数目就越多，等效阻值就越小。 图 2-6 应尽可能多地打接触孔 在版图设计中，接触孔只有一层，而通孔可能需要多层。我们将连接第一 层和第二层金属的通孔表示为 V1，连接第二层和第三层金属的通孔表示为 V2，依此类推。我们将连接第一层金属和第二层金属的通孔 V1 示于图

33、 2-7 中。 通孔(Via)用于相邻金属层之间的连接，其形状同样也是正方形。在面积允许的 情况下，同样应该尽可能多地打通孔。 图 2-7 第一层通孔的图 7、文字标注层 文字标注层用于版图中的文字标注，目的是方便设计者对器件、信号线、 电源线、地线等进行标注，便于版图的查看，尤其在进行验证的时候，便于查 找错误的位置。在进行版图制造的时候并不会生成相应的掩膜层。 8、焊盘层 焊盘提供了芯片内部信号到封装接脚的连接，其尺寸通常定义为绑定导线 需要的最小尺寸。 2.2 工艺设计规则 设计规则是设计人员与工艺人员之间的接口与“协议” ， 版图设计必须无 条件的服从的准则，可以极大地避免由于短路、断

34、路造成的电路失效和容差以 及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线 规则。其中几何设计规则通常有两类： 一、微米准则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝 对尺寸。 二、 准则：用单一参数 表示版图规则，所有的几何尺寸都与 成线性比例。 设计规则分类如下： 1、拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距 离。 2、 设计规则（相对值）：最小宽度 w=m、最小间距 s=n、最短露头 t=l、 离周边最短距离 d=h（ 由 IC 制造厂提供，与具体的工艺类型有关， m、n、l、h 为比例因子，与图形类形有关） 。 用特定工艺制造

35、电路的物理掩膜版图都必须遵循一系列几何图形排列的规 则，这些规则称为版图设计规则。通过适度的图形排列可以得到较高的成品率， 通过将芯片上不同的器件进行高密度放置能得到更高的面积利用率，但这两者 常常是相互矛盾的。一个特定制造工艺的版图设计规则通常指出了成品率和密 度之间的一个最优的平衡点。 （1）宽度规则（width rule）：宽度指封闭几何图形的内边之间的距离。 （2）间距规则（Separation rule）：间距指各几何图形外边界之间的距离。 同一工艺层的间距(spacing)不同工艺层的间距(separation) （3）交叠规则（Overlap rule）交叠有两种形式：一几何图形

36、内边界到另一 图形的内边界长度（intersect）和 一几何图形外边界到另一图形的内边界长度 （enclosure） （4） 因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于 特定功能的硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功 耗）关系密切。 另一方面，逻辑门精密的版图设计需要花费很多的时间与精力。 这在按照严格的限制对电路的面积和性能进行优化时是非常需要的。但是，对 大多数数字 VLSI 电路的设计来说，自动版图生成是更好的选择（如用标准单 元库，计算机辅助布局布线） 。为判断物理规范和限制，VLSI 设计人员对物理 掩膜版图工艺必须有很好的了解。 因为物理结构

37、直接决定晶体管的跨导、寄生 电容和电阻，以及用于特定功能的硅区，所以说物理版图的设计与整个电路的 性能（面积、速度、功耗）关系密切 。CMOS 逻辑门掩膜版图的设计是一个不 断反复的过程。首先是电路布局（实现预期的逻辑功能）和晶体管尺寸初始化 （实现期望的性能规范） 。绘制出一个简单的电路版图，在图上显示出晶体管位 置、管间的局部互连和接触孔的位置。 2.3 版图验证 2.3.1 LVS 验证 1、LVS 工作原理和基本流程 LVS 全称 Layout Versus Schematics， 是 Dracula 的验证工具，用来验证 版图和逻辑图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接

38、性，而且输 出所有不一致的地方。Dracula 从图形系统中产生版图数据。Dracula 把 GDS2 格式的 Layout 文件转换为 Layout 网表，LOGLVS，Dracula 网络编辑器，将 Schematic 或 CDL 描述的门级和晶体管级的网表转化为 LVS 网表。LVS 能 够把每一个网络转化为一个电路模型。从一个电路的输入和输出开始，LVS 跟 踪两种电路模型。Dracula 利用启发式每一次搜索电路的一步。首先，LVS 跟 踪 I/O 模型，然后搜索要求最少回溯的路径。当 LVS 在跟踪的过程中检测到 匹配的话，Dracula 就给这个匹配的器件和节点一个匹配的标识。当

39、 LVS 检测 到一个不匹配，它就停止在那个搜索的路径。如果 LVS 指定了所有的器件和 给出了一个匹配的标识的话或者在搜索路径上没有一致的地方的话，LVS 会考 虑到这两个模型的连续性。当 Dracula 检测到不一致的地方，它会以输出列表 和图表形式表示出来。除了比较两个网络，LVS 也比较器件的衬底类型（在 COMS 电路中 NMOS 和 PMOS）和一些器件参数。 2、LVS 工具包括下列的检查 1) 版图与版图 版图与版图（LVL）是 LVS 的一部分，它是用来比较器件级或门级两个 相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。 2) 逻辑与逻辑 逻辑与逻辑（SVS

40、）是 LVS 的一部分，它是来比较两个逻辑图的。 3) 版图与逻辑 版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图 和逻辑图在晶体管级的连接是否正确，并以报告的形式列出差异之处。 LVS 的错误类型 LVS 的错误类型大体分为两类：不一致的点和失配器件。不一致点可分为 节点不一致和器件不一致。节点不一致是指版图和逻辑图中各有一节点，这两 个节点所连器件的情况相似，但是又不完全相同。器件不一致是指版图和逻辑 图各有一器件，这两个器件相同，所连接的节点情况很相似，但又不完全相同。 失配器件是指所有的器件在逻辑图中有而在版图中没有，或在版图中有而在逻 辑图中没有。具体来讲，

41、LVS 的错误类型有以下十五种： 1、匹配的节点上没有器件； 2、匹配的器件上有不匹配的节点； 3、器件不匹配； 4、匹配的节点上有多余的版图器件； 5、匹配的节点上有多余的线路图器件； 6、匹配的节点上有非匹配的版图和线路图器件； 7、其他不匹配的版图器件； 8、其他不匹配的线路图器件； 9、器件的类型（N 型和 P 型，多晶电阻或扩散电阻）不匹配； 10、器件得尺寸（W 或 L）不匹配； 11、 MOS 可逆性错误； 12、衬底连接不匹配； 13、器件的电源连接不匹配（多电源供电的情况） ； 14、简化多个 MOS 拼接为单个 MOS 时出错（与 LVSCHK 中命令得 K 选 项有关）

42、； 15、过滤多余的器件出错（与 LVSCHK 中命令的 F 选项有关） 。 LVS 错误既指单个器件、单个节点，又指组合结构（子电路） 。不匹配的 子电路（子电路中有多个器件和节点）往往只是其中的一个和几个节点或器件 不匹配，并不是所有的都不匹配。与一个不匹配点关联的一切器件和节点都作 为错误的个数，LVS 报告文件里分别列出了每一个不匹配点。错误报告与人们 通常的理解有出入，例如：两根信号线调换了位置，按常理来说，只能算一个 错误，但 LVS 报告有两个错误。 2.3.2 DRC 验证 由于绘制的图样是要制作集成电路的光罩图样，必须配合设计规则绘制图 层，才能确保流程时的效率。选择 Too

43、lsDRC 命令，打开 Design Rule Check 对话框，选中 Write errors to file 复选框将错误项目纪录到 Cell0.drc 文件或自行 取文件名，若单击“确定”按钮，则进行设计规则检查。进行设计规则检查的 结果发现有两个错误，单击“确定”按钮后，可选择 ToolsClear Error Layer 命令清除错误符号，或利用按钮清除。 表 2-1 典型设计规则 1）有源区 N 区 5um P 区 10um 2）多晶硅栅宽度（即 MOS 管沟道长度） 2um 3）N-Select to Active 2um 4）Poly to Active Spacing 1u

44、m Poly to Poly Spacing 2um Poly Contact Exact Size 2um Poly Minimum Width 2um 5）Active to Active Spacing 3um Active Contact to Gate Spacing 2um 6）Via Exact Size 2um Metal1 Overlap of Via 1um Via to Poly Contact Spacing 2um Via to Poly Spacing 2um 如果符合规则，则如图 2-8 所示： 图 2-8 符合设计规则的 DRC 验证 如果不符合规则，则如图 2

45、-9 所示： 图 2-9 有规则错误的 DRC 验证图 若出现错误,查找范例设计规则内容, 打开 Setup Design Rules 对话框(或单 击按钮)，再从其中的 Rules list 列表框中选择选项来观看该条设计规则的设定并 修改,直到无 DRC 错误为止。 2.3.3 ERC 验证 电学规则检查(ERC)主要检测电路中的节点连接错误并进行天线规则检查。 由于许多节点连接错误在做 LVS 检查的时候也可以被查到，所以在实际应用中 ERC 检查是可选的，有些设计规则工具直接将 ERC 检查工具嵌入在 DRC 检查 工具之中，作为一个可供选择的选项出现。电学规则检查的内容主要有以下五

46、种。 1、天线规则检查 天线效应：指的是在集成电路芯片中，一条条金属线就像一根根天线，当 芯片中有游离的电荷时， “天线”就会将这些游离的电荷收集起来，收集的电荷数 量与天线长度成正比。当收集的电荷达到一定数量的时候，就会产生放电现象， 放电会造成集成电路器件的损坏，而最容易被损坏的就是栅氧化层。 2、非法器件检查 非法器件通常指的是源极接地的 PMOS 晶体管或源极接电源的 NMOS 晶 体管。 3、节点开路 节点开路是指应该连接在一起的器件没有连接，表现为同一个节点名出现 多次。 4、节点短路 节点短路是指不应该连接在一起的器件发生了连接，表现为同一个节点出现 多个节点名。 5、孤立接触孔

47、 接触孔如果没有被相应的金属线包裹，就会出现此类错误。另外，还有其他 的一些检查内容，在这里就不一一详细列举。 2.4 本章小结 本章介绍了版图设计的基本概念，对全自动版图设计、半自动版图设计、 人工设计进行了简单的介绍。对常规版图基本图层，N 阱层、有源区层、N 选 择层和 P 选择层、多晶硅栅层、 金属层、接触孔层和通孔层、文字标注层，做 了简单图示和说明，加深了对版图的结构了解。同时在第三小结中也对工艺设 计中的微米准则、 准则，做出了简单介绍。第四小结详细解释了的版图的 DRC 和 LVS 验证原理和流程。 第三章 全加器原理及一位全加器原理图设计 3.1 一位全加器原理简介 一位全加

48、器(FA)的逻辑表达式为： （3-1） 1iiiiSABC （3- 11iiiiiiiCAbBCAC 2） 其中 Ai,Bi 为要相加的数，Ci-1 为进位输入；Si 为和，Ci 是进位输出； 如果要实现多位加法可以进行级联，就是串起来使用；比如 32 位+32 位，就需 要 32 个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超 前进位加法，超前进位加法前查阅相关资料； 如果将全加器的输入置换成 A 和 B 的组合函数 Xi 和 Y（S0S3 控制）,然后再 将 X,Y 和进位数通过全加器进行全加，就是 ALU 的逻辑结构。 即 X=f（A，B) Y=f（A，B） 不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻 辑运算。对两个