第3章 组合逻辑电路1

1、第3章 组合逻辑电路,本章主要内容： 3.1 组合逻辑电路特点 3.2 小规模集成电路构成的组合电路的分析与设计 3.3 编码器 3.4 译码器 3.5 数据分配器与数据选择器 3.6 数值比较电路 3.7 算术运算电路 3.8 奇偶校验电路 3.9 用中规模集成电路构成的组合电路的设计 3.10 组合逻辑电路的竞争-冒险,3.1 组合逻辑电路特点,组合逻辑电路的特点 任意时刻的输出现状态取决于该时刻输入信号的状态，而与信号作用之前电路的状态无关。 组合逻辑电路在结构上的特点 在结构上不存在输出到输入的反馈通路。,3.1 组合逻辑电路特点,组合逻辑电路的框图表示,3.2小规模集成电路构成的组合

2、电路的分析与设计,3.2.1 分析方法 从电路的输入到输出逐级写出逻辑函数式，通过简化的函数式或真值表，确定电路的逻辑功能。 【例3-1】 试分析电路的逻辑功能，要求写出逻辑表达式，列出真值表,3.2小规模集成电路构成的组合电路的分析与设计,从电路的输入到输出逐级写出逻辑函数式。,该电路可用于3人表决，多数同 意，表决通过。通常将该逻辑电路称为三人表决电路。,3.2小规模集成电路构成的组合电路的分析与设计,3.2.2 设计方法 设计是按照给定的逻辑问题，运用相应的器件，设计出能实现其逻辑功能的电路。 设计通常可按以下步骤进行： （1）分析事件的因果关系，确定输入变量和输出变量。 （2）定义逻辑

3、状态的含意并对逻辑变量赋值。 （3）根据给定事件的因果关系列出真值表。 （4）由真值表写出对应的逻辑函数式。 （5）选定器件的类型。,3.2.2 设计方法,（6）将逻辑函数化简或变换。 （7）根据简化或变换了的逻辑函数表达式画出逻辑 【例3-2】 试用六个与非门设计一个水箱控制电路。A、B、C为三个电极。当电极被水浸没时，会有信号输出。水面在A、B间为正常状态，点亮绿灯G；水面在B、C间或在A以上为警示状态，点亮黄灯Y；水面在C以下为危险状态，点亮红灯R。,3.2.2 设计方法,解：确定输入输出变量并状态赋值，列真值表。,3.2.2 设计方法,由真值表画出卡诺图,3.2.2 设计方法,化简,3

4、.2.2 设计方法,【例3-3】 某工厂有A、B、C三个车间，各需电力10kW，由厂变电所的X、Y两台变压器供电。其中X变压器的功率为13kW，Y变压器的功率为25kW。为合理供电，试用VHDL语言设计一个供电控制电路。 解：设三个输入变量分别为A、B、C，输出函数分别为X、Y。控制电路实体顶层图,3.2.2 设计方法,library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ABCtoXY is port( A, B, C：in std_logic；X,Y：out std_logic); end ABCtoXY; architecture ctrl

5、of ABCtoXY is signal sel:std_logic_vector(2 downto 0); begin sel=A,3.3 编码器,编码是指用文字、符号和数码等来表示某种信息的过程。 实现编码的数字电路称作编码器。 编码器的逻辑功能就是把输入的每一个高、低电平信号编成一组对应的二进制代码。,3.3.1 二进制编码器,对二进制编码的组合电路称为二进制编码器。 二进制编码器的输入信号个数N与输出二进制数位数n的关系为,3.3.1 二进制编码器,【例3-4】 试设计一个输入为低电平有效、输出编码为原码输出的三位二进制编码器。 解：三位二进制编码器可以有八个输入信号和三位输出代码。

6、列出真值表为,3.3.1 二进制编码器,由真值表写出输出函数表达式为：,3.3.1 二进制编码器,由与非门组成的三位二进制编码器的逻辑电路图,3.3.2 二进制优先编码器,74HC148是集成的8线-3线优先编码器。,3.3.2 二进制优先编码器,74HC148的逻辑功能。,3.3.2 二进制优先编码器,【例3-6】 试用74HC148接成16线-4线优先编码器，输出编码为原码形式。 解：若要构成16线-4线优先编码器，就要求有16个编码输入端和4个代码输出端。因此需要用两片74HC148完成。将两片74HC148定义为1号片和2号片。 16线-4线优先编码器的16个编码输入端 中 优先级最高

7、， 优先级最低。,3.3.2 二进制优先编码器,3.3.2 二进制优先编码器,3.3.2 二进制优先编码器,3.3.2 二进制优先编码器,3.3.3 二-十进制优先编码器,74HC147为二-十进制优先编码器。,3.4译码器,译码为编码的逆过程。实现译码的逻辑电路称为译码器。 3.4.1 二进制译码器 二进制译码器（binary decoder）的输入是一组二进制代码，输出是一组高、低电平信号。 74HC138是集成的CMOS 3线-8线译码器。A2、A1、A0 为三位二进制代码输入端， 是八个译码输出端，S1、 、 是三个使能输入端。,3.4.1 二进制译码器,3.4.1 二进制译码器,3.

8、4.1 二进制译码器,由逻辑图可写出译码器的各输出函数表达式：,3.4.1 二进制译码器,【例3-8】 试用3线-8线译码器74HC138组成4线-16线译码器，输出为低电平有效。 解：4线-16线译码器的输出端有16个，而74HC138的输出端为8个，因此需要用2片74HC138来组成4线-16线译码器。 定义：1号片的输出对应于4线-16线译码器的输出端 ，2号片的输出则对应于输出端 。74HC138有3个代码输入端 ，而4线-16线译码器的代码输入端 为4个，因此只能利用一个使能控制端作为第4个输入端。,3.4.1 二进制译码器,【例3-8】 试用3线-8线译码器74HC138组成4线-

9、16线译码器，输出为低电平有效。,3.4.2 二-十进制译码器,二-十进制译码器输入为一组BCD代码，输出则是一组高、低电平信号。 74HC42是CMOS二-十进制译码器。,3.4.2 二-十进制译码器,74HC42是CMOS二-十进制译码器。,3.4.3 半导体数码管和七段字形译码器,半导体数码管是用发光二极管(简称LED)组成的字形来显示数字。 半导体数码管有共阳极和共阴极两种类型。,3.4.3 半导体数码管和七段字形译码器,7448是输出高电平有效的七段字形译码器。,3.4.3 半导体数码管和七段字形译码器,译码器7448驱动共阴数码管的接线图,3.4.3 半导体数码管和七段字形译码器,

10、输出低电平有效的译码器7447驱动共阳数码管的接线图,3.5 数据分配器与数据选择器,3.5.1 数据分配器 数据分配器可以将一路数据分配到多路通道中去。,3.5 数据分配器与数据选择器,3.5.1 数据分配器 【例3-10】 试用74HC138实现反码输出的八路数据分配器。 解：八路数据分配器的地址选择输入端需要3个，而74HC138的代码输入端也为3个，且二者功能相同。74HC138的代码输入端当作数据分配器的地址选择输入端。这样，74HC138的输入端就仅剩下3个使能输入端，八路数据分配器的数据输入端就必须从3个使能输入端中选取。,3.5 数据分配器与数据选择器,3.5.1 数据分配器

11、【例3-10】 试用74HC138实现反码输出的八路数据分配器。,3.5.2 数据选择器,数据选择器(multiplexer)是在地址选择信号的控制下，从多路输入数据中选择一路作为输出的电路，又叫多路开关，简称MUX。,3.5.2 数据选择器,CD4512是具有三态输出功能的CMOS八选一数据选择器。 D7 D0为8个数据输入端，F为数据输出端，A2A1A0是地址选择输入端。 为允许输入端。,3.6 数值比较电路,数值比较电路（magnitude comparator）是用来比较两个二进制数的大小或是否相等的电路。 3.6.1 比较原理 比较两个二进制数的大小要从最高位开始比较至最低位，比较结

12、果为相等、小于和大于三种情况中的一种。 3.6.2 一位比较器 【例3-12】 试设计一位数值比较器，用来比较Ai与Bi的大小。,3.6.2 一位比较器,解：两个比较的一位数据分别为Ai与Bi，其比较结果为AiBi，AiBi，Ai=Bi。,3.6.2 一位比较器,用门电路实现的一位比较器。,3.6.3 四位比较器,CC14585是四位数值比较器集成电路。,3.7.1 二进制加法运算,两个n位二进制数相加的过程，是从最低有效位开始相加，形成和数并传送进位最后得到结果。 最低位只有加数和被加数相加，这种两个一位数相加称为半加； 完成加数、被加数、低位的进位数三个一位数相加称为全加。 实现半加运算的

13、电路称为半加器 实现全加运算的电路称为全加器。,3.7.1 二进制加法运算,1. 半加器和全加器,3.7.1 二进制加法运算,半加器和全加器 【例3-13】 试设计一位二进制全加器。它的两个数据输入为Ai和Bi，进位输入为Ci，和及进位输出分别为Si和Ci+1。 解：根据二进制加法法则可以列出的真值表见表,3.7.1 二进制加法运算,半加器和全加器,其表达式为,3.7.1 二进制加法运算,半加器和全加器,3.7.1 二进制加法运算,2.加法器 实现多位二进制数加法运算的电路称为加法器。 按各位数相加方式不同可分为串行加法器和并行加法器。 并行加法器按进位方式又可分为串行进位并行加法器和超前进位

14、并行加法器两种。,3.7.1 二进制加法运算,2.加法器 四位超前进位加法器74283,3.7.1 二进制加法运算,2.加法器 四位超前进位加法器74283,3.7.2 二进制减法运算,1.用补码完成减法运算 X与Y的减法运算可写成X-YX+-Y的补码加法运算 运算步骤如下： （1）把减法运算表示成加法运算； （2）将两数各自求补； （3）将求补后的两个补码相加，如有溢出则丢掉，然后再对运算结果求补，可得到原码表示的值。,3.7.2 二进制减法运算,2.求反电路 M1时异或门输出为输入的反码；M0时输出与输入相同。,3.7.3 二进制乘法运算,用与门实现的一位乘法器,3.7.3 二进制乘法运算

15、,【例3-18】 试设计4位无符号数的组合乘法器。 解：假设被乘数a=a3a2a1a0，乘数b= b3b2b1b0，a和b均为无符号整数。,3.7.4 算术逻辑单元,算术逻辑单元（ALU，arithmetic and logic unit）不仅能做加法、减法等算术运算，而且也能实现与、与非、或、或非、异或、数码比较等逻辑运算。 【例3-19】 试设计一个逻辑框图如图3-43所示、其功能如表3-21及3-22所示的一位算术逻辑单元。其中M端为方式控制输入端，M1执行算术运算，M0执行逻辑运算。S1、S0为操作选择输入端，Ai、Bi是参加操作的两个数据输入端，Ci是算术运算的进位输入端，Ci+1是

16、进位输出端，Fi为算术运算或逻辑运算结果输出端。,3.7.4 算术逻辑单元,3.7.4 算术逻辑单元,将真值表转化为最简的与或表达式，其结果为：,变换为：,3.7.4 算术逻辑单元,同理可写出Ci+1的表达式：,根据表达式画出的ALU逻辑图如图3-44所示。,3.7.4 算术逻辑单元,3.8 奇偶校验电路,奇偶校验电路是根据传输代码的奇偶性检查数据传输过程中是否出现错误的电路。,3.8.1 奇偶校验的基本原理,奇偶校验的基本方法就是在待发送的有效数据位（信息码）之外再增加一位奇偶校验位(又称监督码)构成传输码。 校验位的加入，使传输码中含1的个数可以为奇数（奇校验），也可以是偶数（偶校验）。

17、在接收端通过检查接收到的传输码中1的个数的奇偶性，就可以判断传输过程中是否出现了错误。,3.8.1 奇偶校验的基本原理,奇偶校验的原理框图,3.8.1 奇偶校验的基本原理,【例3-20】 结合图3-46所示的原理图，试设计三位二进制码的并行奇校验电路。 解：假设三位二进制码用A、B、C组合表示，奇偶发生器产生的奇校验位用WOD1表示，奇偶校验器的奇校验输出用WOD2表示。 列出如表所示的三位二进制码的奇校验传输码表 由表可得奇偶发生器的输出 也可得奇偶校验器的输出,3.8.1 奇偶校验的基本原理,3.8.1 奇偶校验的基本原理,由表达式画出的三位二进制码的并行奇校验电路如图 3-47所示。图中

18、WE1、WE2分别为偶校验监督码和偶校 验输出检验码。,3.8.2中规模集成奇偶发生器/校验器,74HC280是CMOS中规模集成奇偶发生器校验器。 既可做为奇偶发生器，也可做为奇偶校验器。 A、B、C、I是九位输入代码，WOD是奇校验输出端，WE是偶校验输出端。,3.8.2中规模集成奇偶发生器/校验器,八位奇校验系统,3.9 用中规模集成电路构成的组合电路的设计,用中规模集成电路设计组合逻辑电路通常的设计步骤如下： （1）分析事件的因果关系，确定输入变量和输出变量，列出真值表。 （2）由真值表写出逻辑函数表达式。 （3）将逻辑函数表达式变换成与所用的中规模集成电路逻 辑函数式相似的形式，并采

19、用对比法进行比较，从而确定中规模集成电路的输入。,【例3-21】 试用74HC138实现逻辑函数。 解：74HC138的逻辑函数表达式与要实现逻 辑函数表达式是相似的。 设A2=A，A1=B，A0=C，则 根据此式画出实现逻辑函数的逻辑图,3.9 用中规模集成电路构成的组合电路的设计,3.9 用中规模集成电路构成的组合电路的设计,【例3-22】 试用八选一数据选择器实现逻辑函数 解：用数据选择器实现逻辑函数时可以采用函数表达式对比，也可以使用真值表对比。 函数表达式对比： 八选一数据选择器的输出逻辑函数：,3.9 用中规模集成电路构成的组合电路的设计,令A=A2，B=A1，C=A0， 则被实现

20、的逻辑函数为： 比较两个表达式，可得 真值表对比： 将数据选择器的真值表与被实现逻辑函数真值表列在一起并对比，求出D0D7的值。,3.9 用中规模集成电路构成的组合电路的设计,真值表和逻辑图,3.9 用中规模集成电路构成的组合电路的设计,【例3-23】 试用四选一数据选择器设计一判定电路。只有在主裁判同意的前提下，三名副裁判中多数同意，比赛成绩才被承认，否则比赛成绩不予承认。 解：设主裁判为A，三名副裁判分别为B、C、D，同意用1表示，不同意用0表示；比赛成绩为F。 承认用1表示，不承认用0表示。令A=A1，B=A0。此时C、D成为数据输入。,3.9 用中规模集成电路构成的组合电路的设计,根据题意列出的真值表,3.9 用中规模集成电路构成的组合电路的设计,【例3-24】 试用四位二进制加法器74283实现一个十进制调整电路，假设输入的数据为四位二进制数。 解：由二进制数转换为BCD时分两种情况： 当输入的四位二进制数所对应的十进制数值大于9时，则需要进行加6调整 否则，不需要修正。,3.9 用中规模集成电路构成的组合电路的设计,当输入的四位二进制数小于、等于9时，相当于原输入的四位二进制数与0相加。 而当输入的四位二进制 数大于9时，应与6相加。,3.9 用中规模集成电路构成的组合电路的设计,3.10 组合逻辑电路的竞争-冒险,3.10.1 竞争